17912

17912

ارائه ي يك راهكار در سطح دروازه جهت تسهيل تشخيص تروجان هاي سخت افزاري مبتني بر تحليل توان

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

مهر 1396

دكتر مهدي فاضلي

كامپيوتر

امروزه، فعاليت‌هاي مخرب در تراشه‌هاي مجتمع به يك نگراني بزرگ براي طراحان سيستم‌هاي ديجيتال تبديل‌شده است. دليل اين امر اين است كه فرآيند طراحي و ساخت تراشه‌هاي ديجيتال توسط شركت‌هاي مختلف انجام مي‌شود. در هر يك از مراحل امكان نفوذ عامل بدخواه به فرآيند طراحي تا ساخت، محتمل‌ و گاهي نيز غيرقابل‌اجتناب مي‌باشد. اصطلاحاً به اين تغييرهاي بدخواهانه، تروجان‌هاي سخت‌افزاري مي‌گويند. هدف از تروجان‌هاي سخت‌افزاري غيرفعال كردن و يا از بين بردن سيستم در زمان آينده و يا به دست آوردن كليدهاي مخفي و اطلاعات محرمانه است. تروجان‌هاي سخت‌افزاري به‌صورت هوشمندانه در مدارهاي ديجيتال قرار داده مي‌شوند و به‌گونه‌اي طراحي مي‌شوند كه اثرات كمي در مشخصه‌هاي جانبي تراشه‌ها داشته باشند. در سال‌هاي اخير ثابت‌شده است كه كشف تروجان‌ها به‌وسيله‌ي آزمون معمول تراشه امكان‌پذير نيست. در اين پايان‌نامه يك روش سطح دروازه براي تسهيل و بالا بردن دقت كشف تروجان سخت‌افزاري ارائه‌ شده‌است. درروش پيشنهادي تلاش شده است در هنگام آزمون، توان مصرفي مدار كاهش يابد تا اثر تروجان در مشخصات جانبي تراشه بيشتر شود. به اين منظور در هنگام طراحي مدار تراشه به ناحيه‌هاي يكسان شكسته مي‌شود. سپس با اعمال دروازه‌هاي منطقي به خصوصي كه تلاش مي‌شود تا بر روي توان پوياي آن ناحيه تمركز بيشتري شود ضمن اينكه اين دروازه‌هاي منطقي به مبهم سازي طرح كمك مي‌كنند. با توليد بردارهاي آزمون متناسب با نواحي و دروازه‌هاي اضافه‌شده، در هر يك از قسمت‌ها، اين امكان ايجاد مي‌شود تا هر يك از آن‌ها در حين آزمون تراشه فعال شوند و در هنگام آزمون يك ناحيه مابقي نواحي غيرفعال گردند. سپس با مقايسه توان مصرفي زير مدارها در تراشه‌ي طلايي و تراشه‌ي تحت آزمون، مي‌توان وجود يا عدم وجود تروجان سخت‌افزاري در هر زير مدار را تشخيص داد. در اين پژوهش از مدارهاي محك ISCAS 85 مورداستفاده فرار گرفته‌اند. واژه‌هاي كليدي: كشف تروجان سخت‌افزاري، آزمون مدار، مسير جانبي، توان مصرفي، مبهم سازي

1396/07/22

1/1/1900 12:00:00 AM

Abstract* Today, hostile and malicious activities in integrated circuits (ICs) have become a great concern for digital system designers. This is mostly because of the globalization of designs to be fabricated. An adversary can introduce a Trojan to design to disable or destroy a system at some future time, or leak confidential information and secret keys. Because of the fact HTs are inserted into the circuits by intelligent adversaries and are designed to have a minimum effect on chip's side channel characteristics, test patterns used detect manufacturing faults are not of much help. In recent years, many approaches have been proposed to address this. In this thesis, one gate level method has been proposed to facilitate and improve HT detection. In this work we try to reduce circuit power consumption in test time to make HT effects on power side channel observable. The design will be divided to equal regions and then by inserting special logic gates in each partition we try to focus on each region’s dynamic power. By generating appropriate test patterns based on these regions and also added logic gates, it would be possible to activate each region in test time while keeping the rest of the circuit silent. Then by comparing power consumptions it would be clear either the circuit contains HT or not. In this thesis ISCAS’85 benchmarks have been used. Key Words Hardware Trojan Detection, IC Test, Side-Channel Analysis, dynamic power, obfuscation