18016

18016

طراحي مدارات منطقي با استفاده از سلول هاي غير فرار مغناطيسي با در نظر گرفتن PDP و قابليت اطمينان

دكتري

معماري سيستم هاي كامپيوتري

آبان 1396

دكتر مهدي فاضلي

دكتر احمد پاطوقي

كامپيوتر

امروزه، تكنولوژي CMOS به عنوان تكنولوژي برتر جهت طراحي و ساخت ريزپزدازنده ها، حافظه ها و مدارهاي مجتمع با كاربرد خاص (ASICs) مورد استفاده قرار مي گيرد. اما اين تكنولوژي داراي نقطه ضعف هايي مي باشد كه عبارتند از: تاخير زياد در راه اندازي مجدد مدارهاي قابل برنامه ريزي، از دست دادن داده ها در وقفه هاي غير منتظره منبع تغذيه، و جريان هاي نشتي زياد در فناوري هاي ساخت زير ١٠٠ نانومتر. بمنظور بهبود سرعت راه اندازي مجدد، امنيت داده ها و كاهش توان مصرفي ايستا اخيرا طراحي و پياده سازي مدارات با استفاده از عناصر نانو متري مغناطيسي، بسيار مورد توجه قرار گرفته است. در همين راستا اين پژوهش با در نظر گفتن عناصر نانو متري مغناطيسي به عنوان يك عنصر موثر در كاهش توان مصرفي ايستا و مساحت، دو ساختار براي طراحي و توسعه مدارهاي منطقي ارائه مي كند و آنها را از نظر قابليت اطمينان و حاصلضرب توان‐تاخير مورد ارزيابي قرار مي دهد. با توجه به اهميت تعداد عناصر غير فرار در قابليت اطمينان مدارهاي تمام مغناطيس، ساختار پيشنهادي اول با تركيب يك مقاومت مرجع و عناصر غير فرار موازي، مي تواند همه انواع گيت هاي منطقي را توليد كند. ساختار پيشنهادي دوم تنها با استفاده از دو عدد عنصر غير فرار و يك جريان كنترل، مي تواند همه انواع گيت ها را توليد كند و درنتيجه قابليت اطمينان و كاهش مساحت قابل توجهي را فراهم نمايد. ساختار پيشنهادي اول از تعداد عناصر بيشتري در مقايسه با ساختار پيشنهادي دوم استفاده مي كند اما توان مصرفي آن كمتر مي باشد. ساختار پيشنهادي دوم در كاربردهايي كه مساحت از اهميت بالاتري نسبت به توان مصرفي برخوردار مي باشد و ساختار پيشنهادي اول، در كاربردهايي كه توان مصرفي، بيشتر مورد توجه مي باشد كاربرد دارند. نتايج آزمايش ها نشان مي دهند كه ساختار هاي پيشنهادي، انرژي را حداقل به ميزان 11% كاهش، و قابليت اطزمينان را حداقل به ميزان 50% افزايش مي دهند.

1396/08/14

11/5/2017 12:00:00 AM

Today, CMOS technology is the dominant semiconductor technology for microprocessors, memories and application specific integrated circuits (ASICs). Some disadvantages of this technology include: long reboot latency of programmable circuits, data loss during unexpected power supply interruptions and high leakage currents, especially when the technology scales to 100 nm and below. In order to improve the reboot speed, data security and reduce energy dissipation, recently, the design and implementation of circuits using nano-scale magnetic cells is highly regarded. Nano-scale magnetic cells such as MTJs (Magnetic Tunnel Junction) are tiny, fast, programmable, non-volatile, and compatible with semi-conductor elements. They also dissipate zero static power and can be rearranged. These special features have made MTJs a possible substitute for future logic devices and memories. Accordingly, by considering nano-scale magnetic cells as an effective substance for the reduction of occupied area and static power consumption, this research proposes two structures for designing and developing logic gates. The first proposed method, combining a reference resistance and parallel non-volatile elements, can generate all kinds of logical gates. The second proposed method, using only two non-volatile elements and a control current, not only can generate all kind of gates but also provide significant reliability and reduce the occupied area. The first proposed method uses more elements than the second proposed method, but its power consumption is lower. The second proposed method is applicable in such applications in which the area is more important than the power consumption, while the first proposed method is applicable in such applications in which the power consumption is more important. The result of the experiments show that the proposed methods reduce energy at least 11% and increase reliability at least 50% .