الكترونيك - سيستم‎هاي الكترونيك ديجيتال

شهريورماه 1396

دكتر كريم محمدي

دكتر رضا اميدي

برق

امروزه پيشرفت فنّاوري و نياز روزافزون به تراشه‌هاي با بازده بالا باعث شده است كه صنايع توليد تراشه به افزايش چگالي ترانزيستور و كاهش ولتاژ كاري مدارها روي آورند. از سوي ديگر افزايش چگالي مدارهاي درون تراشه و كاهش ولتاژ كاري، باعث افزايش حساسيت مدار نسبت به خطاي گذرا يا خطاي نرم مي‌شود. همچنين نياز به استفاده از پردازنده‌ها در صنايع خاص مانند صنايع فضايي موجب مي‌شود طراحي مدارهاي مقاوم در برابر خطاي نرم به يك چالش طراحي تبديل شود. واحد محاسبه و منطق از حساس‎ترين واحد‎هاي سازنده يك پردازنده است كه اكثر دستورات يك پردازنده توسط اين بخش انجام مي‎شود. واحد محاسبه و منطق پردازنده تاثير‎پذيري بالايي نسبت به خطاي گذرا دارد. و خطاي اين واحد مي‎تواند بر عملكرد صحيح واحد‎هاي ديگر پردازنده تاثير بگذارد. لذا جهت كاهش اثرات خطا در پردازنده لازم است تدابيري جهت جلوگيري از انتشار خطاي واحد محاسبه و منطق به ديگر واحدهاي پردازنده اخذ شود. روش افزونگي زماني يكي از مناسب‌ترين روش‌هاي مقابله با خطاي گذرا است كه مي‌تواند با تكرار محاسبات و با كمترين سخت افزار لازم اثر خطاي گذرا را حذف كند. در اغلب روش‌هاي افزونگي زماني لازم است ابتدا خطا آشكار شود، بنابراين وجود مدارهاي آزمون در كنار روش‌هاي افزونگي زماني ضروري است. از بزرگ‌ترين ايرادهاي مدارهاي آزمون سربار سخت‌افزاري بالاي اين مدارها است كه باعث مي‌شود طراحان در طراحي مدارهاي كوچك مجبور به استفاده از روش‌هاي غيرمعمول شوند. در اين پايان‌نامه جهت آشكار‎سازي خطا چهار روش مختلف آشكار‎سازي خطا مورد بررسي قرار گرفته است و با روش پيشين كه مبتني بر كد برگر ديجيتال طراحي شده بود مقايسه شد. در روش پيشنهادي براي كاهش هزينه مدار آزمون برگر از مدارهاي حالت جريان استفاده شده است. اين مدار نسبت به مدار برگر ديجيتال سرعت بالاتر و پيچيدگي سخت‌افزاري كمتري دارد. و بدليل سادگي مدار ميتواند جايگزين خوبي براي مدارهاي مبتني بركد برگر بشمار آيد. سطح سخت افزاري مورد نياز در مدار پيشنهادي بطور متوسط 22 درصد روش پياده‎سازي ديجيتال كد برگر است و بطور متوسط هزينه مدار برگر حالت جريان (حاصل‎ضرب توان مصرفي در تاخير و سطح مصرفي)، 16 درصد روش‎ پياده‎سازي برگر ديجيتال معادل است.

1396/08/23

10/23/2018 12:00:00 AM

Nowadays, development of technology and the growing need for high-efficiency chips have led chip industries to increase transistor density and reduce circuit voltage. On the other hand, increase in the density of circuits inside the chip and also operating voltage reduction, have increased the sensitivity of the circuit to the transient errors or soft errors. Also, the need for the use of processors in certain industries, such as the space industry, makes the design of fault tolerant circuits a challenging issue. ALU is one of the most sensitive units of a processor, which most of the instructions of a processor are executed by this section. ALU has high impact on the transient fault and the error of this unit can affect the correct operation of other units of the processor. Therefore, in order to reduce the error effects of the processor, it is necessary to find a solution to prevent propagation of ALU errors to other units. Redundancy is one of the most suitable methods for mitigating transient errors, which can eliminate the effect of these errors by repeating the calculations and using the least hardware. In most of the redundancy methods, it is necessary to detect the errors first, so it is necessary to have test circuits along the time redundancy methods. Hardware overhead of test circuits is one of the most important disadvantages for testing small circuits which makes designers to use unusual methods in the design of small circuits. In this thesis, four different error detection methods are used to detect the error and compared with the previous method that is based on the Berger code. In the proposed method, the current mode circuits are employed to reduce the cost of the Berger code implementation. This circuit has higher speed and less hardware complexity than conventional implementations of Berger code, and because of the simplicity of the circuit it can be a good alternative for the conventional implementations of Berger code. According to the result of this thesis, the area of current mode Berger has been reduced at a rate of 22% and also the total cost of the Berger circuit has been reduced at a rate of 16%.