20588

۲۰۵۸۸

طراحي سخت افزاري شبكه عصبي كانولوشن جهت بكارگيري در سيستم هاي نهفته

كارشناسي ارشد

الكترونيك

1395-1397

۱۳۹۷/۱۱/۳۰

دكتر ستار ميرزا كوچكي

برق

در اين پاياننامه يك م ماري شتاب دهندهي سخت افزاري بهينه و بلادرنگ براي شبكه ع صبي كانولوشن با هدف به كارگيري در سيستم هاي نهفته، برروي بستر تراشه ي برنامهپذير 1 پياده شده است. در اين م ماري لايههاي كانولو شن و پولينگ به صورت سخت افزاري پياده شده ا ست. با موازي سازي سخت افزاري محاسبات اين دولايه، توان محاسباتي نسبت به پياده سازي هاي نرمافزاري موجود بسيار افزايش يافته و توان م صرفي به صورت قابل توجهي كاهش يافته ا ست. طراحي انجام شده به گونه اي است كه س ي شده با كم ترين ميزان منابع مصرفي و برروي يك بستر سخت افزاري ارزان قيمت، قابل پياده سمممازي باشمممد. در اين م ماري يك پردازنده ي مركزي وجود دارد كه قابليت پيكربندي مجدد قسمممت قابل برنامهريزي با اسممتقاده از آن فراهم شممده اسممت. اين پردازنده وظيفهي تنظيم سممريع پارامترهاي هرلايه و ترتيب اجراي لايه ها را برعهده دارد. بسمممتري كه اين م ماري برروي آن طراحي شده است، يك سيستم برروي تراشه از نوع Zynq به نام Z-turn (MYS-7Z020-C) شركت Myir كه از خانوادهي 7000-Xilinx Zynq ا ست كه علاوه بر دا شتن ق سمت قابل برنامه ريزي 2 كه براي شتاب دهي لايههاي كانولوشن و پولينگ استفاده شده است، داراي پردازندهي ARM است كه كنترل اصلي م ماري شمتابدهنده را برعهده دارد و موجب ان طافپذيري آن نيز شمده اسمت. شمبكهي كانولوشمن پياده سازي شده براي اين طرح، يك شبكه ي AlexNet ا ست كه از پيش آموزش ديده ا ست و براي كاربرد تشخيص اشياء از آن استفاده مي شود . تمامي محاسبات انجام شده در اين م ماري به صورت 8 بيتي بهينهسممازي شممده اسممت. همچنين م ماري شممتابدهنده داراي فركانس 150 مگاهرتز و توان مصرفي 88 / 1 وات است كه تنها با استفاده از 134 واحد محاسباتي و 601 كيلوبايت حافظهي داخلي پياده سازي شده ا ست . ميتوانيم ادعا كنيم كه اين سرعت بالا و م ساحت كم و توان م صرفي پايين، م ماري موردنظر را به گزينهي مناسبي براي استفاده در يك سيستم نهفته مبدل كرده است.

1398/03/18

Design of Convolutional Neural Networks in Embedded Systems

2/19/2019 12:00:00 AM

In this thesis an optimized hardware for Convolutional Neural Networks with the purpose of implementing them on embedded vision systems is designed and implemented on FPGA. with hardware parralizing computations, computing power is increased in comparision with software implementing and power consumption is significantly reduced. This design method is tried to be implemented with minimum resource consumption on a low-cost hardware platform. There is a central processor in this design which can reconfigure the programmable logic part and is responsible for quickly adjusting the parameters of each layer and the order of which to be executed. We proposed an architecture on a system on chip platform, a Z-turn evaluation board featuring a Xilinx Zynq-7000 systam on chip (SoC). In addition to having a programmable logic part used to accelerate the convolutional and pooling layers, the chip has an ARM processor that controls the the accelerator architecture and also makes it flexible. Convolution network which is used for this project, is a pre-trained Alex Net network that is used for Object Recognition. All computations in this architecture are optimized as 8-bit. Also, the architecture of the accelerator has a frequency of 150 MHz and power consumption of 1.88 W, which only uses 134 computing units and 601 KB of internal memory.so we can claim The high speed and low power and area consumption of this architecture make it an ideal choice embedded system applications.