21015

۲۱۰۱۵

طراحي يك معماري چند هسته اي قابل بازپيكربندي براي كاربردهاي بي درنگ

كارشناسي ارشد

معماري كامپيوتر

۹۵-۹۶

۱۳۹۸/۴/۱۷

دكتر حاكم بيت الهي

كامپيوتر

زمانبند وظايف، يكي از كليديترين اجزاي تشكيل دهنده هر سيستم عامل بي درنگ است. در اين پايان نامه، قصد بر آن است تا يك زمانبند سخت افزاري برخط و توزيع شده معرفي كنيم كه در زمينه كارآيي، مقياس پذيري، قابل پيشبيني بودن و قابليت اطمينان، از نمونه هاي سخت افزاري و نرم افزاري خود برتر است. برتري اين راه حل سخت افزاري در سامانه هاي بساهسته اي بسيار محسوس تر است. يك زمانبند نرم افزاري با افزايش تعداد هسته ها، تاخير بيشتري (از مرتبه چندين هزار سيكل ساعت) را به يك سامانه چند و يا بساهسته اي تحميل ميكند. اگرچه زمانبند ارايه شده در اين پايان نامه بر پايه الگوريتم زودترين مهلت (EDF) كار مي كند، يك طراح سامانه مي تواند از الگوريتم هاي ديگر، متناسب با نياز سامانه خود استفاده كند. همچنين طراح سامانه مي تواند اجزاي تشكيل دهنده زمانبند ارايه شده را مطابق با نياز خود تغيير دهد. نتايج به دست آمده نشان داده اند كه تعداد جدول هاي جستجو و ثبات هاي روش پيشنهادي به طور ميانگين 83 / 36 درصد و 93 / 22 درصد و تاخير و انرژي مصرفي به طور ميانگين 36 / 46 درصد و 59.26 درصد نسبت به زمانبندهاي متداول (پياده سازي شده با تغيير معماري HRHS ) كاهش يافته اند. همچنين، راه حل ارايه شده، از ويژگي هاي غير بر خط روش خوشه بندي نيز دوري مي كند. در پياده سازي ASIC نيز معماري ارايه شده موفق شده تا توان مصرفي، مساحت و تاخير را در مقايسه با سه معماري ديگر، به طور ميانگين، 33 / 49 ، 67 / 50 و 33 / 53 درصد به ترتيب كاهش دهد.

1398/06/25

Design of multi-core reconfigurable scheduler for real-time applications

7/7/2020 12:00:00 AM

Task scheduler is a key component in every real-time system. This theses represents an on-line time-predictable distributed hardware scheduler solution, that outperforms state of the art hardware and software solutions in terms of performance, scalability, predictability and robustness. The advantages of our design are more prominent when it comes to many-core systems. We have partitioned the scheduler into uniform Partial Schedulers to achieve a significant gain in term of performance and scalability, while software scheduling solutions impose excessive delays (in order of thousands of clock cycles) to a system. Although, we have considered an EDF implementation for each Partial Scheduler, one can use customized schedulers, as needed. Designers can also modify different parts of our proposed architecture to obtain a more suitable hardware for their design. HRHS outperforms conventional schedulers, in terms of resource utilization (LUT, register), delay and energy consumption by 36.83%, 22.93%, 46.36% and 59.26% on average, respectively. It also overpowers clustering solutions by circumventing their intrinsic off-line characteristics. The presented designs are also implemented in ASIC with 45 nanometer technology, in which the HRHS design excels in power, area and critical path length by 49.33%, 50.67% and 53.33% on average, respectively over other designs implemented in this thesis.