26642

پياده سازي الگوريتم رمزنگاري AES سبك وزن

كارشناسي ارشد

الكترونيك ديجيتال

1398

1400/12/24

ستار ميرزاكوچكي

مهندسي برق

با توجه به رشد سريع تعداد دستگاه‌هاي كوچك متصل به اينترنت اشيا طراحي سيستم رمزنگاري بر اساس نياز دستگاه‌هاي اينترنت اشيا محدود به منابع براي تأمين امنيت پايان به پايان امري حياتي است. اين تحقيق يك استاندارد رمزگذاري پيشرفته سبك (AES )‌، يك الگوريتم رمزنگاري متقارن با ايمني بالا، اجراي روي آرايه دروازه قابل برنامه ريزي ميداني (FPGA ) و فناوري 65 نانومتري براي دستگاه‌هاي اينترنت اشيا-محدود به منابع را ارائه ميدهد. اين معماري شامل مسير داده 8 بيتي و پنج بلوك اصلي است. براي ذخيره متن ساده، كليدها و داده‌هاي مياني، دو بانك ثبت مشخص شده Key-Register و StateRegister طراحي شده است. براي كاهش منطقه، Shift-Rowsدر داخل StateRegister تعبيه شده است. براي انطباق Mix-Column با مسير داده 8 بيتي، يك بلوك 8 بيتي بهينه شده براي Mix-Columns با چهار رجيستر داخلي طراحي شده است كه 8 بيت را قبول مي‌كند و 8 بيت را پس مي‌دهد. همچنين، يك زير بايت بهينه سازي مشترك براي مرحله گسترش كليد و مرحله رمزگذاري استفاده شده است. براي بهينه سازي زير بايت ها‌، برخي از قسمت‌هاي زير بايت ها ادغام و ساده شده است. براي كاهش مصرف برق‌، از تكنيك gate clock استفاده شده است. . نتايج اجراي مدار مجتمع برنامه هاي كاربردي (ASIC) بهبود مربوطه را نسبت به كارهاي مشابه قبلي از 35٪ به 2.4٪ نشان مي دهد. بر اساس نتايج ، طرح پيشنهادي يك سيستم رمزنگاري مناسب براي دستگاههاي كوچك اينترنت اشيا است.

1401/03/31

Implement a lightweight AES encryption algorithm

3/15/2023 12:00:00 AM

Given the rapid growth in the number of small IoT devices, designing an encryption system based on the needs of IoT devices is limited in resources to provide end-to-end security. This research presents a lightweight advanced encryption standard (AES) , a high-security symmetric encryption algorithm, performance on a programmable field gate array (FPGA), and 65nm technology for resource-limited IoT devices. This architecture includes an 8-bit data path and five main blocks. To store plain text, keys and intermediate data, two specified registration banks, Key-Register and StateRegister, are designed. To reduce the area, Shift-Rows are embedded inside the StateRegister. To adapt the Mix-Column to an 8-bit data path, an 8-bit block optimized for Mix-Columns with four internal registers is designed that accepts 8 bits and returns 8 bits. Also, a common optimization sub-byte is used for the key expansion phase and the encryption phase. To optimize sub-bytes, some sub-bytes have been merged and simplified. To reduce power consumption, the gate clock technique has been used. . The results of the Integrated Applications (ASIC) circuit implementation show a corresponding improvement from 35% to 2.4% compared to previous similar tasks. Based on the results, the proposed design is a suitable encryption system for small IoT devices.

الگوريتم استاندارد رمزگذاري پيشرفته , رمزنگاري سبك وزن

Advanced Encryption Standard Algorithm , Lightweight Encryption

maryam esmaeili

sattar mirzakochaki