30079

سنتز شبكه بر تراشه سفارشي چندكاربردي با ملاحظات سيليكون خاموش

دكتراي تخصصي

مهندسي كامپيوتر - معماري سيستم هاي كامپيوتري

1394

1402/4/20

دكتر مهدي فاضلي

دكتر دارا رحمتي - دكتر احمد پاطوقي

مهندسي كامپيوتر

در بيش از دو دهه اخير شبͺەبرتراشه به عنوان روشͬ كارا و مقياس پذير براي مرتبط كردن هستەهاي موجود در تراشەهاي چند هستەاي معرفͬ شده و مورد توجه سازندگان قرار گرفتەاست. از جمله مراحل طراحͬ يͷ شبͺەبرتراشه، سنتز همبندي شبͺەبرتراشه در قالب ي ͬͺاز همبندي هاي منظم يا سفارشͬ است. با سنتز شبͺەبرتراشه سفارش،ͬ به جهت عدم وجود ي ͷساختار از پيش تعريف شده و امͺان در نظر گرفتن ملزومات كاربرد در حين سنتز، تراشەهايي با پارامترهاي بهتر حاصل مͬ شود. سنتز شبͺەبرتراشه سفارش،ͬ شامل مراحل (1انتساب هستەهاي روي تراشه به مسيرياب هاي روي تراشه، (2جزيرەبندي هستەها و (3ايجاد ارتباط بين مسيرياب ها مͬ باشد. با پيشرفت تكنولوژي و روي كار آمدن تراشەهاي چندكاربردي، لازم است شبͺەبرتراشە كه به عنوان معماري ارتباطͬ مطلوب براي اين تراشەها مطرح است، بتواند ملزومات چندين كاربرد را برآورده كند. در اين رساله، ي ͷروند جديد براي سنتز ي ͷشبͺەبرتراشه سفارشͬ چندكاربردي ارائه مͬ كنيم. طبق مطالعات و بررسͬ هاي صورت گرفته، روند پيشنهادي اولين روندي است كه در سنتز شبͺەبرتراشه سفارشͬ براي تراشەهاي چند كاربردي، ويژگͬ هاي تكنولوژي هاي نانو مانند سيليͺون خاموش و پشتيبانͬ از چندين ولتاژ را نيز لحاظ مͬ كند. در روند سنتز پيشنهادي، در ابتدا انتساب هسته به مسيرياب و ادغام جزاير ولتاژ با توجه به ملزومات پهناي باند، تاخير و ولتاژ هستەها انجام مͬ شود. سپس از روش پيشنهادي سلسله مراتبي آگاه از ولتاژ براي كف چينͬ هسته جهت كاهش پيچيدگͬ شبͺه توزيع توان استفاده مͬ شود. پس از انجام مراحل فوق با استفاده از روش هاي موجود اتصال بين مسيرياب ها و انتساب مسير انجام مͬ شود. با فرض وجود قابليت بازپيͺربندي تراشه، به منظور كاهش توان مصرفͬ و به تبع آن كاهش دماي تراشه، روش پيشنهادي منابع بلااستفاده را در حين سنتز شبͺەبرتراشه خاموش مͬ كند. نتايج به دست آمده نشان مͬ دهد روند پيشنهادي، در مقايسه با روندهاي پيشين از نظر كاهش توان مصرف،ͬ تاخير، حاصل ضرب توان در تاخير، حاصل ضرب انرژي در تاخير و همچنين كاهش پيچيدگͬ شبͺه توزيع توان بهتر عمل كردەاست

1402/08/16

Multi-Application Custom NoC Synthesis in the Dark-Silicon era

7/10/2024 12:00:00 AM

In the last two decades, Network-on-Chip (NoC) has been introduced as an efficient and scalable communication architecture for connecting cores in multi-core chips. The solution has attracted a lot of attention from both academia and industry. NoC topology synthesis is one of the main stages that greatly impacts the performance and power consumption expenditure of the ultimate chips. A NoC topology can be designed as a regular or a custom structure. A custom NoC features the absence of a pre-defined structure (more design space) that can help consider the requirements of the ultimate application(s) during the synthesis process. Consequently, chips designed with custom NoC show better performance and power consumption. A Custom NoC synthesis process includes the following steps: 1) core-to-router assignment, 2) voltage islanding, and 3) routing and path allocation. However, as far as we know, there is no solid work that addresses the design of custom NoCs to be used in a multi-application condition. With the advancement of technology and the introduction of multi-application chips, there is a need for NoCs to be able to support the requirements of several applications. In this thesis, for the first time, a new synthesis flow for the design of custom NoCs under multi-application constraints is presented. The proposed flow is the first custom NoC synthesis flow that takes into account the features of nano-technologies such as dark silicon and multiple supply voltages for multi-application chips. In the proposed synthesis flow, at first, the assignment of the core to the router and the merging of the voltage islands are done according to the desired parameters e.g., bandwidth, delay, and voltage of the cores. Then, a voltage-aware hierarchical floorplanning method is used to reduce the complexity of the power delivery network. After completing the above steps, the connection between routers and routing is done using the existing methods. The obtained results show that the proposed synthesis flow has performed better as compared to the previous methods in terms of reducing power consumption, delay, power-delay-product, energy-delay-product, and the complexity of the power delay network

تراشه كاربردمنظوره , تراشه چندكاربردي , سنتز شبكه بر تراشه سفارشي , افراز كردن , كف چيني

application specific chip , custom noc synthesis , partitioning , islanding , floorpalnning

somayeh kashi

mahdi fazeli