7861

7861

طراحي و شبيهسازي يك DLL تركيبي با جيتر پايين و بازة فركانسي وسيع

درجه كارشناسي ارشد

برق گرايش الكترونيك

1390

1390

دكتر سيد اديب ابريشميفر

دكتر اميرمسعود سوداگر

چكيده براي داشتن نرخ داده با پهنايباند وسيع بين قطعات الكترونيكي نياز به استفاده از تكنولوژي ميتوان DLL 1 ميباشد. با استفاده از (DLL) پيشرفتۀ مديريت كلاك مانند حلقۀ قفل تأخير همزماني دقيقي بين سيگنالهاي كلاك داخلي و خارجي ايجاد كرد. با افزايش فركانس و كارآيي طراحي سيستم توزيع كلاك داراي چالش هاي زيادي مي شود، زيرا كيفيت ،VLSI سيستم هاي كلاك توليد شده به نوعي تعيين كنندة كارآيي كل سيستم ميباشد. كيفيت سيگنال كلاك توسط چندين عامل از جمله فركانس، فاز، دورة كاركرد، جيتر و انحراف كلاك تعيين م يشود. هر يك از آنالوگ يا DLL هاي آنالوگ و ديجيتال محدوديتهايي دارند كه در صورت استفاده از DLL ديجيتال تنها نميتوان كلاك با كيفيت بالا داشت. يكي از اين ايدههاي مطرح شده براي افزايش ها، استفادة تركيبي از مدارهاي آنالوگ و ديجيتال در يك سيستم ميباشد. DLL كارآيي در اين پروژه يك حلقۀ قفل تأخير با استفاد از تركيب مدارهاي ديجيتال و آنالوگ، طراحي و و ولتاژ TSMC CMOSRF0/18 μm بر مبناي تكنولوژي ADS سپس با استفاده از نرمافزار 2008 1ولت در سطح ترانزيستور شبيهسازي شده است. براي بلوك خط تأخير، سلول تأخير با / تغذيۀ 8 كنترل تركيبي و مدار گرايشي پيشنهاد شده است كه با استفاده از تغذيۀ بدنه امكان رسيدن به ورودي و خروجي خط به خط را فراهم كرده است، به طوريكه تأخير آن در بازة فركانسي وسيعي به طور خطي با ولتاژ كنترلي تغيير ميكند. همچنين به دليل ساختار تفاضلي در برابر نويز زير لايه و تغذيه مقاومت بالايي دارد. علاوه ب رآن مدار جديدي براي بلوك پمپ بار معرفي شده است كه به كمك آن مشكل عدم تطبيق جريانها حل شده و در نتيجه جيتر و خطاي فاز استاتيكي در حد 930 و جيتر مؤثر 2 MHz مطلوبي كاهش يافته است. در نهايت حلقۀ قفل تأخيري با پهناي ب اند 1/1 حاصل شده است، كه در آن علاوه ب ر موارد مذكور اتلاف توان نيز كاهش GHz 3/3 در psec 1/1 برابر GHz قابل توجهي پيدا كرده است، به طوريكه حداكثر توان مصرفي مدار در فركانس 4/554 ميباشد.