مائده قادري

Design an‎d Simulation of an AI Accelerator Chip Based on Systolic Architecture for Power Consumption Improvement

هدف از اين پروژه، طراحي و پياده‌سازي يك شتاب‌دهنده سخت‌افزاري براي پردازش شبكه‌هاي عصبي كانولوشني با تمركز بر كاهش توان مصرفي و بهينه‌سازي منابع سخت‌افزاري است. توان مصرفي بخش‌هاي محاسباتي اين شتاب‌دهنده با بهره‌گيري از محاسبات تقريبي، به ميزان قابل توجهي كاهش يافته است. پياده‌سازي و شبيه‌سازي شتاب‌دهنده در محيط ASIC انجام شده و معيارهاي عملكردي شامل توان مصرفي، مساحت و مسير بحراني مورد ارزيابي قرار گرفته‌اند. نتايج نشان مي‌دهند كه استفاده از محاسبات تقريبي موجب كاهش توان مصرفي بدون افت محسوس دقت محاسبات شده و ساير واحدها از جمله فعال‌سازي و واحد تحميع نقش مؤثري در بهينه‌سازي عملكرد كلي سيستم دارند. مزيت اصلي اين شتاب‌دهنده نسبت به رويه‌هاي مرسوم، تركيب كاهش توان مصرفي، بهينه‌سازي مساحت و امكان پردازش شبكه‌هاي عصبي با كارايي بالا بدون نياز به تغيير ساختار اصلي محاسبات است. اين ويژگي‌ها شتاب‌دهنده پيشنهادي را به گزينه‌اي كارآمد براي كاربردهاي پردازش شبكه‌هاي عصبي در محيط‌هاي با محدوديت انرژي و سيستم‌هاي نهفته تبديل مي‌كند.

شتاب دهنده سخت‌افزاري , محاسبات تقريبي , شبكه عصبي كانولوشني , بهبود توان مصرفي