16226

16226

طراحي و شبيه‌سازي بلوك‌هاي داخلي شبكه‌ي عصبي سلولي با حافظه‌ي نسبت

كارشناسي ارشد

الكترونيك

تيرماه 1395

دكتر سيد اديب ابريشمي‌فر - دكتر شهريار برادران‌شكوهي

برق

چكيده در اين پايان‌نامه گونه‌اي از شبكه‌هاي عصبي سلولي با حافظه‌ي نسبت و بدون نياز به زمان گذر ارائه شده است. با افزودن حافظه‌هاي نسبت به اين شبكه‌ها تراشه‌ي نهايي قادر خواهد بود تا عمليات پردازش تصوير را از ابتدا تا انتها بدون نياز به ميزبان خارجي انجام دهد. برخلاف معماري تمام آنالوگ در نمونه‌هاي پيشين، در اين طرح مرحله‌ي آموزش به صورت ديجيتال پياده‌سازي مي‌شود؛ به اين ترتيب با حذف خازن‌هايي در نقش حافظه‌ي ميان سلول‌ها، مي‌توان از نشت ولتاژ آن‌ها كه منجر به كاهش دقت پاسخ مي‌شود و سطح مصرفي بالايشان در تراشه جلوگيري كرد. افزون بر اين بلوك‌هاي ديگري در شبكه حذف و يا جايگزين خواهند شد كه دقت آن‌ها نسبت به نمونه‌ي آنالوگ بسيار بالاتر است و هم‌چنين زمان ممكن براي نگه‌داري وزن‌ها نامحدود خواهد بود. نتايج شبيه‌سازي طرح پيشنهادي در سطح سامانه براي الگوهاي آموزشي مختلف، نويز‌هاي متفاوت و ايجاد پس‌خور به خود سلول در شبكه، بهبود چشم‌گير توان پردازشي شبكه را نشان مي‌‌دهد. براي نمونه تعداد الگوهاي بازيابي شده‌ي قابل قبول از 3 به 30 الگو و نرخ تشخيص براي الگوهاي آموزشي يكسان با اعمال نويز گاوسي با انحراف معيار 6/0 از %20 به %70 افزايش يافته است. بلوك‌هاي داخلي دوره‌ي آموزش اين شبكه در فن‌آوري mµ 18/0 TSMC پياده‌سازي شده است. در اين پياده‌سازي تلاش شده تا حد ممكن از پيچيدگي و افزايش تعداد ترانزيستورهاي مدار جلوگيري شود. مقايسه‌ي وزن‌هاي آموخته‌شده‌ي مدار با نتايج پياده‌سازي ابتدايي آن درستي عملكرد را تأييد مي‌كند. در نهايت مدارهاي داخلي دوره‌ي تشخيص نيز براي عملكرد مناسب در اين فن‌آوري بازطراحي شده و بلوك وزن براي حذف مدارهاي اضافي و هماهنگي با پياده‌سازي جديد تغيير يافته است. واژگان كليدي: شبكه‌ي عصبي سلولي، شبكه‌ي عصبي سلولي با حافظه‌ي نسبت، حافظه‌ي انجمني، گيت‌هاي انتقالي CMOS.

1395/10/15

1/1/1900 12:00:00 AM

Abstract: In this thesis a Ratio Memory Cellular Neural Network (RMCNN) requiring no elapsed time is proposed. By adding these memories to the chip no host computer is needed to perform the off-line learning task. The correlations between each two neighboring cells are stored in the memories. The ratio weights of each cell are generated through a comparison of the four correlations around one cell with the mean value of them. However, the comparison in the proposed design is made with the local maximum to simplify the introduced blocks. The learning stage of the algorithm requires accurate an​d uniform operation of the cells. This can not take place due to the faults in the chip manufacturing process of the analogue blocks. Unlike previous analogue architectures, the learning stage of this design is implemented digitally an​d benefited from deploying digital circuits in companion with analogue blocks. In this way capacitances in role of memories are eliminated so their leakage that lead to lower results an​d their high chip area can be prevented. Moreover, remaining blocks are eliminated o​r substituted by more accurate ones an​d weight storage time is wide. Simulation results of the proposed design demonstrate the dramatically improved processing power of the network for different patterns, noise an​d with self-feedback structure. For instance the recognized patterns increased from 3 to 30 an​d the recognition rate for identical patterns with Gaussian noise of standard deviation 0.6 increases from 20% to 70%. The interior blocks of the learning stage is implemented using TSMC 0.18 µm technology an​d intended to reduce the complexity an​d number of transistors. The comparison of the circuit learned weights with the initial simulation results confirms the correct performance. Eventually the internal blocks of the recognition stage is redesigned in this technology for the appropriate operation. The weight block is also changed in order to eliminate unneeded circuits an​d adapt to the new implementation. Keywords: cellular neural network, ratio memory, associative memory, CMOS transmission gate.