16750

16750

طراحي حافظه‏ي نهان سطح آخر باقابليت بازپيكربندي مجدد مبتني بر حافظه هاي غير فرار به ‌منظور كاهش توان مصرفي در سيستم پردازنده هاي چندهسته‌اي

كارشناسي ارشد

معماري سيستم‏هاي كامپيوتري

اسفند ماه 1394

دكتر محمود فتحي - دكتر محمد رضا جاهد مطلق

كامپيوتر

چكيده به دليل كاهش سايز ترانزيستورها، امكان ساخت تراشه¬هاي با تراكم بالا كه شامل چندين هسته¬ي پردازشي هستند، فراهم شده است. در اين راستا، به¬دليل قرار گرفتن تعداد بسيار زياد ترانزيستور در سطح تراشه توان مصرفي نشتي و پويا افزايش يافته كه اين امر باعث شده است در طراحي¬هاي نانو امكان فراهم كردن بودجه توان مصرفي اين تراشه¬ها امكان¬پذير نباشد. پيش¬بيني¬هاي ITRS مبني بر اين است كه در تكنولوژي 22 nm در سال 2014 حدود 21% كل تراشه غيرفعال بوده و در خاموشي به سر خواهد برد و در تكنولوژي 8 nm در سال 2018 نيز بيش از 50% كل تراشه غير فعال خواهد بود. اين پديده به¬عنوان مسئله سيليكون تاريك در طراحي نانو مطرح مي¬شود. افزايش توان مصرفي نه تنها باعث افزايش هزينه و افزايش خاموشي در سطح تراشه خواهد شد، بلكه افزايش دماي تراشه را نيز به¬دنبال خواهد داشت. افزايش درجه حرارت سيستم و ايجاد نقاط داغ، مي¬تواند منجر به از كار افتادن و حتي ذوب شدن تراشه شود. هم¬چنين اين پديده قابليت اطمينان تراشه را تحت تأثير قرار داده و منجر به كاهش طول عمر آن مي¬گردد. بدين منظور معماري¬ها و تكنيك¬هاي گوناگوني پيشنهاد شده كه در آن¬ها سعي بر آن است تا حد ممكن توان مصرفي را كاهش داده و اين انرژي را در راستاي روشن كردن هسته¬هاي بيشتر و بهبود مشكلات گفته شده، استفاده كرد. ماژول¬هاي حافظه و بانك¬هاي حافظه¬ي نهان كه وظيفه ذخيره داده¬ها بر روي تراشه را دارند، از بخش¬هاي اصلي معماري سيستم¬هاي روي تراشه محسوب شده و سهم قابل مقايسه¬اي در توان مصرفي كل تراشه را دارا مي¬باشند. فن¬آوري¬هاي نوين حافظه و پديده¬ي حافظه¬هاي غيرفرار كه خصوصياتي نظير تراكم بالاتر در واحد مساحت و توان مصرفي نشتي خيلي ناچيز (تقريبا نزديك به صفر) در مقايسه با تكنولوژي¬هاي قديمي مي¬باشند را مي¬توان به عنوان جايگزيني ايده¬آل براي استفاده در معماري¬هاي چندپردازنده¬اي نسل آينده مطرح شوند. اين پيشنهاد مي¬تواند راه¬حل مناسبي براي مسئله¬ي نوظهور سيليكون تاريك باشد. در اين پايان‌نامه، پس از طرح مسئله و مشكلات پيش رو در روند مجتمع‏سازي هسته‏هاي ‏پردازشي روي تراشه‏ي واحد، به مطالعه دقيق ويژگي‏هاي تكنولوژي حافظه‏هاي غيرفرار پرداخته و سعي بر آن شده كه با در نظر گرفتن خصوصيات آن‏ها به ارائه‏ي يك معماري‏ تركيبي قابل بازپيكربندي مجدد براي حافظه‏ي نهان سطح آخر در سيستم‏هاي چندهسته‏اي نسل آينده پرداخته شود. هدف از ارائه¬ي اين معماري استفاده كارآمد از انرژي مي¬باشد. در اين معماري از ميان حافظه‏هاي غير فرار، حافظه‏ي غير فرار STT-RAM به دليل كاهش محدوديت در تعداد عمليات نوشتن و قابليت تجميع بهينه با مدارات CMOS به همراه حافظه‏هاي SRAM استفاده مي‏شود. واژه‌هاي كليدي: حافظه‏ي نهان، حافظه‏هاي غير فرار، توان مصرفي، دما، سيستم‏هاي چندپردازنده‌اي، سيليكون تاريك

1395/12/04

1/1/1900 12:00:00 AM

Abstract Due to the decreasing of transistors size, there is a possibility for implementing many-core processors. In this trend, the amount of leakage an​d dynamic power consumption has been increased. In the nanometer era, there is not possibility for providing the required power budget of these platforms. Based on ITRS predictions, in 22nm technology, in 2014, about 21% of the chip will be turned off an​d in 8nm technology, in 2018, more than 50% of the chip will be turned off. This challenge has been named to “dark silicon” phenomena. Increasing power consumption not only leads to increase cost an​d dark area, but also leads to increase of chip temperature. Increasing of chip temperature an​d creating hot spots leads to reliability problems in the chip an​d reducing chip life time. In this regard, some architectures an​d techniques have been proposed for power management to reduce dark area in multi/many core systems. Memory modules an​d cache banks are the important components of on-chip storage an​d have big portion in total chip-multiprocessor (CMP) power consumption. Emerging Non-volatile memory (NVMs) technologies with desirable characteristics such as near-zero leakage power, high density an​d etc. in comparison to the traditional technologies are ideal for using in next-generation CMPs to combat dark silicon. In this thesis, after surveying an​d defining the problem in future CMPs design, we study on NVM technologies an​d their advantages an​d disadvantages. In continue, we propose an energy-efficient reconfigurable hybrid last level cache architecture for future CMPs. In this proposed hybrid architecture SRAM memory is incorporated with STT-RAM technology for using the advantages of both new an​d traditional technologies. Keywords: Last Level Cache (LLC), Non-Volatile Memory, Power Consumption, chip Multi Processors (CMPs)