16838

16838

ارائه يك مكانيزم رمزگذاري محافظت از هسته هاي با مالكيت معنوي براي تراشه هاي FPGA

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

بهمن ماه 1395

دكتر مهدي فاضلي

كامپيوتر

امروزه با توجه به افزايش پيچيدگي در فرآيند ساخت مدارهاي مجتمع، طراح اين مدارها بايد جهت ساخت آن‌ها را به كارخانه هاي ساخت كه معمولاً در مكان ديگري قرار دارند تحويل دهد. در اين ميان ممكن است مالكيت معنوي طرح مورد نظر مورد تهديد قرار گيرد و طراحي توسط اشخاص غيرمعتمد دزديده شود. بنابراين بايد مكانيزم هايي را در نظر گرفت تا از اين اتفاق جلوگيري به عمل بيايد. يكي از اين راهكارها روش هاي رمزگذاري منطق مي باشد. نحوه عملكرد اين روش ها به اين صورت است كه با درج مجموعه اي از گيت هاي كليد و يا وضعيت جديد به مدار مورد نظر، از حمله به آن و پيدا كردن عملكرد اصلي آن جلوگيري به عمل مي آورند. در اين پايان نامه به ارائه روشي مي پردازيم كه با مبهم سازي ماشين حالت مدارهاي ترتيبي، علاوه بر افزايش امنيت مدار در مقابل دزديده شدن، ميزان سربار قابل قبولي را به مدار تحميل مي كند. اين روش با دريافت توصيف ماشين حالت يك مدار در سطح RTL، بدون افزودن وضعيت جديد و يا مدار اضافه به ماشين حالت متناهي مدار، قادر خواهد بود تا از مهندسي معكوس و توليد غير مجاز طرح مورد نظر جلوگيري به عمل بياورد. اين روش را با استفاده از زبان برنامه نويسي پايتون و همچنين زبان توصيف سخت افزار VHDL در محيط نرم افزار ISE پياده سازي و پيكربندي كرده ايم. نتايج روش پيشنهادي را بر روي هسته هاي رمزگذاري AES، ريزپردازنده CR16 و پردازنده ساده اي از خانواده RISC با استفاده از نرم افزار Design Compiler مورد بررسي و ارزيابي قرار داده ايم. نتايج نشان مي دهند كه روش پيشنهادي داراي امنيت بالايي در برابر مهاجم مي باشد و همچنين ميانگين ميزان سربار مساحت، توان مصرفي و تأخير ايجاد شده را به ترتيب در حدود كمتر از % 12، % 2 و % 8 به مدار تحميل مي كند. واژه‌هاي كليدي: رمزگذاري منطق، مالكيت معنوي، ماشين حالت متناهي، FPGA

1395/12/09

2/22/2018 12:00:00 AM

The increasing complexity of Integrated Circuits (IC) design an​d manufacturing implies different third parties such as design-houses, Intellectual Property (IP) providers, an​d fabrication third parties. Among them, untrusted entities can benefit from this ecosystem to either pirate intellectual properties o​r to add malicious functionalities (the so-called Hardware Trojan (HT)) within the IC. Masking the functionality of ICs/IPs is a popular technique among the IC design community to thwart IP piracy threats. In this work, we propose a method which can obfuscate finite state machine of sequential logic circuits with low overhead in order to resist against design theft. This method accepts a circuit’s state machine description in RTL-level an​d tries to obfuscate it without any extra state o​r additional circuit. We developed a proof-of-concept tool which can receive a circuit in VHDL an​d apply Encryption method on it. Encryption results for AES encryption circuit, CR16 microprocessor an​d a RISC processor are presented on FPGA an​d ASIC which indicate less than 8% overhead an​d acceptable resilient against design theft. Keywords: Logic Encryption, Intellectual Property, Finite State Machine, FPGA