17163

17163

مصالحه انرژي مصرفي و قابليت اطمينان در طراحي حافظه هاي روي تراشه مبتني بر عناصر حافظه ي غيرفرار با زمان مانايي چندگانه

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

آبان 1395

دكتر مهدي فاضلي - دكتر محمود فتحي

كامپيوتر

در ابعاد نانومتري، افزايش توان نشتي سلول حافظه باعث شده است توان ايستاي حافظه نهان SRAM روي تراشه سهم قابل توجهي از توان مصرفي كل چند/بسا هسته‌اي‌هاي آيندهرا به خود اختصاص دهد.با تداوم كوچك شدن اندازه فناوري، كارآمدي روش‌هاي طراحي مدار و معماري به منظور كاهش توان نشتي حافظه‌هاي نهان SRAM كاسته مي‌شود. براي حل اين مسأله، استفاده از حافظه‌هاي نوظهور غيرفرار به عنوان يك جايگزين مطرح شده است. STTRAMاز فناوري حافظه مغناطيسي در مقايسه با حافظه‌هاي غيرفرار ديگر، بسيار محتمل است كه به دليل چگالي بالا، توان نشتي تقريباً صفر و مقاومت در برابر تشعشعات به عنوان حافظه به صورت فراگير استفاده شود.با داشتن سطح سلول بسيار كوچكتر از SRAM، استفاده از STTRAMها مي‌تواند حافظه نهان بسيار بزرگتري در سطح سيليكون يكسان در اختيار قرار دهد، كه منجر به بهبود قابل توجه عملكرد كلي سيستم و توان مصرفي به خصوص در حوزه چندهسته‌اي‌ها مي‌شود. با اين حال، STTRAM اشكالاتي مانند توان مصرفي و زمان نوشتن بيشتر، سيكل پايداري كمتر نسبت به SRAM واختلال خواندن دارد، كه برايبه‌كارگيري آن در حافظه‌هاي نهان نياز است برطرف شوند. كاهش زمان مانايي سلول‌هاي STTRAMبه عنوان روشي براي كاهش توان مصرفي و بهبود عملكرد نوشتن اين نوع حافظه‌ها شناخته شده است. از طرفي افزايش كارايي نوشتن، عمليات خواندن را از نظر سرعت و قابليت اطمينان داده در STTRAM تخريب مي‌كند.در اين پايان‌نامهيك لايه حافظه نهان كه تركيبي از بانك‌هاي حافظه STTRAMبا زمان‌هاي مانايي متفاوت است، براي چندپردازنده‌اي‌هاي سه بعدي پيشنهاد مي‌دهيم. بدين منظور، از يك مدل بهينه‌سازي براي پيدا كردن پيكربندي بهينه بانك‌هاي حافظه استفاده شده است. هدف از اين كار فراهم آوردن مصالحه‌اي ميان قابليت اطمينان، توان مصرفي و در نهايت بهبود كارايي است. نتايج شبيه‌سازي روي برنامه محك PARSEC نشان مي‌دهد در مقايسه با حافظه نهان شامل بانك‌هاي تمام-SRAM و تمام-STTRAM توان مصرفي و مساحت اشغال شده،كاهش و كارايي به طور ميانگين تا 35 درصد بهبود يافته است.

1396/01/28

4/9/2018 12:00:00 AM

In nanometer dimensions, increasing the memory cell leakage power have caused the standby power of SRAM on-chip caches to dominate the overall power consumption of the future multi/many cores. With continuous technology scaling the efficiency of circuit design an​d architectural solutions to decrease the standby power of SRAM caches is reduced.To address this issue, the employment of emerging non-volatile memory as a replacement has been proposed.STTRAM magnetic memory technology isa very promising candidate to be universal memory due to its superior scalability, zero standby power an​d robustness against radiation. Having a cell area much smaller than SRAM, magnetic memory can be used to construct much larger cache with the same die footprint, leading to significant improvement of overall system performance an​d power consumption especially in this multi-core era. However, STTRAMs have some drawbacks such as high write energy an​d write latency,limited endurance andread disturbance, that need to be overcome for feasible deployment of STTRAM caches. Reducing the retention time of STTRAM cells is known as a way to decrease power consumption an​d improve the write performance. On the other hand, the enhancement in write performance results in the degradation of read operations, in terms of both speed an​d data reliability.In this thesis, a cache layer design that combines memory banks with different retention time for a three-dimensional multiprocessor has been proposed. To this end, an optimization model to find the optimal configuration memory banks is used. The goal is to provide tradeoff between reliability, power consumption an​d improve performance accordingly. Simulation results from PARSEC benchmarks through comparison with pure SRAM an​d pure STTRAM cache architectures show that the proposed cache architecture reduces the power consumption an​d occupation area,while also increasing the performanceon average up to 25 percent.