17199

17199

طراحي و شبيه سازي رابط و خط لوله ي درون تراشه اي پرسرعت كشسان

كارشناسي ارشد

الكترونيك

بهمن ماه 1395

دكتر عبدالرضا رحمتي - دكتر سوده عقلي مقدم

برق

همين¬طور كه سامانه¬هاي چندهسته¬اي به سمت سامانه¬هايي با هسته¬هاي خيلي زياد پيش مي¬روند، پارامترهاي ترانزيستورها و همچنين، تأخير سيم¬هاي سراسري نقش مهم¬تري در طراحي مدار پيدا مي-كنند. تغييرات فرآيند ساخت ، ولتاژ و دما، مصرف بيش از پيش توان و پيچيدگي مدارها از مهمترين موانع طراحي موفق مدارهاي امروزي هستند. نياز به سرعت¬ بالا در سامانه¬هاي درون تراشه¬ي امروزي، اتصال¬هاي مياني سراسري را به يك گلوگاه اصلي تبديل كرده است. راه¬هاي متفاوتي براي افزايش سرعت گذرگاه¬ها و رابط¬هاي بلند درون¬تراشه¬اي وجود دارد. استفاده از تكراركننده¬ها و بازسازنده¬ها راه¬حل¬هايي براي افزايش سرعت انتقال داده بر روي رابط¬هاي بلند مي¬باشند. اما در برخي كاربردها از قبيل صف¬هاي موجود در پردازنده‌ها و راهياب¬هاي شبكه يا سامانه روي تراشه¬ها، علاوه بر سرعت زياد، به توان عملياتي بالا نيز نياز مي¬باشد. در اين¬گونه طرح¬ها از روش¬هايي مانند خط‌لوله‌اي كردن به منظور افزايش توان عملياتي استفاده مي¬كنيم. در بخش اول اين پايان¬نامه، يك طرح بازسازنده ¬ي كشسان تركيبي كم¬نوسان و خودزمان به منظور افزايش سرعت انتقال سيگنال¬هاي كشسان¬ روي خطوط بلند ارائه مي¬شود. طرح پيشنهادي براي انتقال سيگنال روي خطوط اتصال مياني با طول 10 ميلي¬متر، شبيه¬سازي شده است. در مقايسه با طرح جاگذاري تكراركننده¬ها، تا 23.2% بهبود توان مصرفي (در حالت تأخير-يكسان) و تا 39.1% بهبود تأخير (در حالت توان-يكسان) بدست آمده است. همچنين، حاصل¬ضرب انرژي-تأخير تا 21.5% و 31% به ترتيب براي حالت‌هاي تأخير-يكسان و توان-يكسان بهيود يافته است. به علاوه، سطح مصرفي تا %36.3 كاهش داشت. قابليت اطمينان مدار پيشنهادي با استفاده از روشي آماري و با در نظر گرفتن تغييرات ولتاژ تغذيه و فرآيند ساخت، و نويز هم¬شنوايي بين خطوط اتصال مياني بررسي شده است. طرح پيشنهادي نسبت به طرح بازسازنده¬ي اوليه، نسبت سيگنال به نويز را به ميزان 3.7% بهبود داده است. در بخش دوم اين پايان¬نامه، خانواده¬ي جديدي از خط¬لوله¬هاي كشسان¬ همگام با عنوان خط¬لوله¬هاي كشسان¬ پويا با كارآيي بالا، كه خانواده¬ي منطق پويا را به كار مي¬گيرند، پيشنهاد مي¬شود. خط¬لوله¬ي ناهمگام شناخته¬شده¬ي PS0 و همچنين، خط¬لوله¬ي كشسان ايستا ي اوليه به عنوان نقاط شروع مورد استفاده قرار گرفته، اما با اعمال بهينه¬سازي¬هايي در مدار كنترل، بهبودهاي قابل توجهي به دست آمده است. دو خط¬لوله¬ي يك¬رديفه و دورديفه پيشنهاد شده¬اند. طرح خط¬لوله¬ي يك¬رديفي پيشنهادي نسبت به خط‌لوله¬ي يك‌رديفي اوليه، فركانس را به ميزان 52.4% (3.2 گيگاهرتز) بهبود مي¬دهد. همچنين، خط¬لوله¬ي يك¬رديفه پيشنهادي سطح اشغال¬شده و انرژي متناظر با انتقال هر داده را به ترتيب 23.6% و 17.4% بهبود مي¬دهد. در مقايسه با طرح ناهمگام دورديفه، طرح پيشنهادي دورديفه به ميزان 19.1% توان عملياتي را بهبود مي¬دهد. در نهايت، تمامي طرح¬هاي پيشنهادي در فن¬آوري 90 نانومتر CMOS و با ولتاژ تغذيه¬ي 1 ولت شبيه-سازي شده¬اند.

1396/02/08

1/1/1900 12:00:00 AM

As multicore systems shift to many-core realm, transistors’ parameters, as well as interconnect parasitics play a pivotal role in circuit design. Variability, power consumption, an​d circuit complexity are of the most important impediments for successful state-of-the-art circuit design. High-speed requirement makes the on-chip global interconnects a major bottleneck in modern system on chips (SOC’s). There are different ways for boosting the speed of buses an​d long on-chip links. Employing repeaters an​d regenerators are of solutions for increasing the speed of data transfering on long links. However, in some applications such as queues in processors an​d routers in SOC’s, high throughput rate is needed. In the first part, we present a mixed design of Low-Swing scheme an​d Self-Timed Regenerator (LS-STR) for elevating the speed of data transferring on long global interconncets. Our novel design has been simulated for transfering data along a 10-mm interconnect line. Comparing with repeater scheme, the propagation delay is reduced by 39.1% for iso-power. Also, up to 23.2% power reduction is achieved for iso-delay mode. Moreover, energy-delay product for iso-delay an​d iso-power is reduced by 21.5% an​d 31%, respectively. Finally, the occupied area is reduced by 36.3%. Using a statistics method, we have analyzed the reliability of the circuit considering process an​d power supply rail variations, an​d inter-line crosstalk noise. The LS-STR improves Signal to Noise Ratio (SNR) by 3.7% compared with STR design. In the second part, a new class of synchronous elastic pipelines is proposed, called Dynamic ELastic Pipelines (DELPs), which employ dynamic logic family an​d achieve improved throughput an​d elasticity. The well-known PS0 style, proposed by Williams an​d Horowits, as well as conventional synchronous Static ELastic Pipeline (SELP) are used as the starting point, yet achieve remarkable improvements through novel control circuit optimizations. Two new single-rail an​d dual-rail pipelines are proposed. Post-layout simulations reveal that the proposed dual-rail DELP design has 19.1% higher throughput (2.12 giga data items per second) than that of Williams’ PS0 design, while the novel single-rail DELP design gains even higher throughput (3.2 giga data items per second). Also, the proposed single-rail pipeline reduced the occupied area an​d energy per data item by 23.6% an​d 17.4%, respectively. Finally, all the proposed designs are simulated using CMOS 90-nm technology at 1.0 V power supply.