17310

17310

جايگذاري بهينه اجزاي غيرهسته تركيبي در تراشه هاي چندهسته اي با كارايي بالا

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

بهمن ماه 1395

دكتر محمود فتحي - دكتر محسن سرياني

كامپيوتر

افزايش تعداد هسته‌هاي بر روي تراشه، باعث افزايش چگالي ترانزيستورها بر روي تراشه و افزايش چگالي توان مصرفي خواهد شد و اين باعث مي‌شود كه فراهم كردن بودجه توان مصرفي تراشه با مشكل مواجه شود. به دليل محدوديت‏هاي توان مصرفي در طراحي‏هاي زيرميكرون، بخشي از تراشه غيرفعال بوده و در خاموشي به سر خواهد برد كه اين پديده به عنوان مسأله سيليكون تاريك شناخته شده است. اگر چه بسياري از مطالعات قبلي در سيليكون تاريك روي هسته توان كارآمد تمركز دارد، اما اجزاي غيرهسته حدوداً در نيمي از توان مصرفي تراشه شركت دارند و بخش بزرگي از توان توسط حافظه نهان سطح آخر و شبكه برروي تراشه مصرف مي‌شود. بنابراين، مديريت انرژي و توان بر روي اجزاي غيرهسته، به خصوص حافظه نهان سطح آخر مشترك و شبكه بر روي تراشه براي مقابله با مسأله سيليكون تاريك ضروري است. ظهور فناوري جديد حافظه غيرفرار به دليل غير فرار بودن، توان نشتي نزديك به صفر و چگالي بالا در واحد سطح و تراشه‌هاي سه‌بعدي به دليل چگالي بالاتر، طول سيم‌بندي كوتاه‌تر و ارتباطات بر روي تراشه‌اي سريع‌تر نسبت به تراشه‌هاي دوبعدي، چالش‌‌هاي جديدي را در بحث مديريت توان به وجود آورده است. تعداد TSV ها، كه لينك‌هايي سريع و با پهناي باند بيشتر در تراشه¬هاي سه‌بعدي هستند، با افزايش تعداد هسته‌هاي بر روي تراشه، افزايش مي‌يابند. در پي آن، سربارهاي TSV كه شامل مساحت، هزينه ساخت، دما، استرس گرمايي و اتلاف بازدهي مي‌باشد، با افزايش تعداد TSVها افزايش مي‌يابد. بنابراين امكان قرارگيري تعداد زيادي TSV بر روي تراشه امكان‌پذير نمي‌باشد. در اين پايان‌نامه، پس از طرح مسأله و بررسي مشكلات پيش‌رو در روند مجتمع‌سازي هسته‌هاي پردازشي و اجزاي غيرهسته بر روي تراشه واحد و مطالعه دقيق ويژگي‌هاي اجزاي غيرهسته و خصوصيات آنها، تلاش بر اين است كه بتوان به كمك يك مدل بهينه‌سازي، با جايگذاري تركيبي مناسب از اجزاي غيرهسته شامل حافظه eDRAM، STT-RAM و TSVها، معماري جديدي از فناوري‌هاي حافظه‌هاي سنتي و حافظه‌هاي غيرفرار و يك هم‌بندي شبكه بر روي تراشه سه‌بعدي بهينه در پردازنده‌هاي روي تراشه ارائه داد. حافظه‌هاي غيرفرار داراي انرژي نوشتن بالا و حافظه‌هاي eDRAM انرژي زيادي را براي عمليات تازه‌سازي استفاده مي‌كنند. هدف از اين معماري دستيابي به يك ساختار واحد است كه بتواند از مزاياي هر دو نوع فناوري استفاده كند و در عين حال معايب هيچكدام را نداشته باشد؛ همچنين بتواند باعث بهبود كارايي و كاهش توان نشتي در تراشه گردد و با مسأله سيليكون تاريك مقابله كند. با انجام شبيه‌سازي بر روي برنامه محك PARSEC، ساختار پيشنهادي با بهبود 6 درصدي IPC نسبت به حالت پايه DRAM و تخريب 20 درصدي آن نسبت به حالت STT-RAM، EDP را به طور ميانگين حدود 51% بهبود داده است.

1396/02/21

1/1/1900 12:00:00 AM

The increase in the number of cores in embedded chip multiprocessors (CMPs) comes with an increase in transistor density on the chip and increase in the power consumption. However all of on chip components cannot be simultaneously powered on or utilized within the peak power and temperature budgets for sub-micron architecture. This phenomenon has been termed as the dark silicon era. Prior studies have proposed energy-efficient core designs to address the “dark silicon” problem. Nevertheless, the research for addressing dark silicon challenges in uncore components, such as shared cache, on-chip interconnect, etc., that contribute significantly on-chip power consumption is largely unexplored. So designing power/energy management techniques on uncore components especially on the shared last level cache and networks on-chip is essential in dark silicon era. Non-volatile memory (NVM) technologies such as Spin transfer torque RAM (STT-RAM) are emerging as promising candidates of memory architecture due to their attractive properties such as near-zero leakage power, high density and non-volatility. STT-RAM is considered as an attractive replacement for traditional memory technology for future CMPs in the presence of dark silicon. The increase in the number of cores in CMPs come with an increase in TSV counts. The TSV overhead such as area, manufacturing cost, thermal stress, temperature and yield loss, can increase significantly, with increase in the number of TSVs, so it is not functional to place numerous TSVs on a chip. In this thesis, we propose a convex optimization based approach for designing an optimized 3D NoC and heterogeneous hybrid memory system for CMP by optimum placement of uncore components which contain eDRAM banks, STT-RAM banks and TSVs. STT-RAM suffer from high write energy and eDRAM banks need to refresh periodically that consume large portion of energy. The goal of the proposed architecture is to design a single structure that utilizes benefits of both technologies, while eliminating disadvantages and also minimizing energy of system, with minimum degradation on system performance while mitigate the dark silicone issue. Experimental results on PARSEC benchmark show that the proposed method improves energy-delay product (EDP) by 51% on average with 6% improvement of IPC compared to eDRAM structure and 20% degradation of IPC compared to STT-RAM architecture.