17417

17417

مدلسازي تحليلي تاخير شبكه روي تراشه

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

آبان ماه 1395

دكتر مرتضي آنالويي

كامپيوتر

چكيده تمايل به استفاده¬ از تعداد زياد مالكيت¬ معنوي درون يك تراشه و همزمان انجام شدن وظايف چند برنامه، توجه طراحان را به ارتباطات بين المان¬هاي تراشه جلب كرد. در ميان شيوه¬هاي ارتباطي مختلف، تكنولوژي شبكه روي تراشه به¬علت دارابودن مزيت¬¬هاي بسياري كه نسبت به ديگر شيوه¬هاي ارتباطي دارد، به¬عنوان ساختار ارتباطي سيستم¬¬هاي برتراشه انتخاب شد؛ اما به¬سبب پيچيدگي¬¬هاي آن كه عمدتا در اثر تنوع¬ مدل¬هاي معماري و مدل¬هاي برنامه¬اي مختلف ايجاد مي¬شود، ارزيابي كارايي آن به چالشي جديد بدل شده است. از بين شيوه¬هاي مختلف ارزيابي پارامترهاي كارايي شبكه روي تراشه، مدل¬¬هاي تحليلي، به¬دليل سرعت بالا، ديدي كه در اختيار طراح قرار مي¬دهند و دقت قابل قبولي كه ارائه مي¬دهند، بيش¬تر موردتوجه قرارگرفته¬اند. در اين پايان¬نامه تلاش شد به مدل تحليلي جامع، دقيق و سريعي براي ارزيابي تاخير شبكه¬هاي روي تراشه دست يابيم. در اين پايان¬نامه به¬كمك روش تئوري شبكه صف، براي شبكه روي تراشه با راهگزيني خزشي، داوري نوبت چرخشي و نسبت اندازه ميانگير به طول بسته مختلف، مدل تاخير ارائه شده است. مدل ارائه¬شده شامل دو صف معادل يكي با باركاري باز و ديگري با بار كاري بسته است. در اين مدل، سيكل¬هاي خط¬لوله كه به¬دليل متفاوت بودن علت رخدادشان(رخداد به¬ازاي هر بسته و يا به¬ازاي هر فليت) ناهمگون هستند، طوري همگون شده¬اند كه تغييري در مقدار واقعي تاخير ايجاد نمي¬كنند؛ همچنين به-دليل استفاده از راهگزيني خزشي، تاخير انتقال، به¬صورت تاخير عبور فليت از تنها يك سيكل خط¬لوله درنظر گرفته شده است. در گام بعد، كاهش زمان اجراي مدل تحليلي نيز مورد توجه قرار گرفت. روش لينك هم¬نهشت به¬منظور كاهش زمان اجراي مدل تحليلي معرفي شده است كه قادر است از محاسبه پارامترهاي تمامي لينك¬ها جلوگيري به¬عمل مي¬آورد. نتايج تجربي كه برروي ترافيك¬هاي مصنوعي انجام شده است، نشان داده¬اند كه مدل تحليلي ما از دقت خوبي برخوردار بوده و نسبت به جديدترين مدل ارائه¬شده خطا در محاسبه نقطه اشباع را به¬طور ميانگين 20% بهبود داده است. آزمايش¬ها همچنين نشان داده¬اند كه بسته به الگوي ترافيكي و اندازه شبكه استفاده از روش لينك هم¬نهشت نيز توانسته است زمان اجراي مدل تحليلي را به¬طور ميانگين بين 20% تا 50 %كاهش دهد. واژه‌هاي كليدي: شبكه روي تراشه، مدل¬سازي كارايي، زمان اجراي مدل، تئوري صف

1396/03/20

3/20/2018 12:00:00 AM

Abstract: Trend toward using many IP’s in a single chip and simultaneous execution of tasks has been attracted designer’s attention to communications among IPs. Since networks on chip have lots of merits compared to other communication ways, this technology has been chosen as an appropriate communication infrastructure, But due to its complex nature created because of its architecture and application model diversities, its performance eva​luation has been converted to a new challenge . Among various eva​luation ways of network on chip performance parameters, analytical models have been popular duo to high execution speed, adequate insight on design parameters and acceptable accuracy. In this thesis, we attempt to obtain an accurate, fast and comprehensive analytical model for performance eva​luation of networks on chip. In this thesis, using queueing theory, we propose a delay model in a wormhole-switched network on chip with round-robin arbitration and different ratio of packet length and buffer size. Proposed model composed of two equivalent queue, open workload and closed workload. In this model, pipeline’s cycles which is heterogeneous duo to their event’s reason, have been homogeneous on the ways that don’t have wrong effects on real delay; Also duo to wormhole-switched, we consider transfer delay equal to the transmission time of a flit over one pipeline cycle. In the next step, we have paid attention to execution time of analytical model. Congruent link technique has been introduced to reduce execution time of analytical model. Using this technique, we can prevent calculation of all links parameters. Experimental results on synthetic traffics show that our proposed model has good degree of accuracy and can improve horizontal error on average 20%. Experimental results also shows that congruent link technique can decrease execution time up to 50%. Keywords: network on chip – analytical model – model execution time – queueing theory