17680

17680

طراحي و شبيه‌سازي بلوك ناقل جريان نسل دوم با تأكيد بر كاهش ولتاژ تغذيه و توان مصرفي ، بهبود پهناي باند و حساسيت نسبت به متغيرهاي فرايندي ، ولتاژي و دمايي(PVT)

كارشناسي ارشد

الكترونيك

ارديبهشت 1396

دكتر سيد جواد ازهري

برق

اين پايان‌نامه، يك بلوك ناقل جريان نسل دوم با ولتاژ تغذيه خيلي كم و بسيار كم‌مصرف بر اساس حلقه تراخطي در ناحيه زيرآستانه را ارائه مي‌كند. اينCCII در فناوري استاندارد طراحي شده است كه در طبقه ورودي آن از يك حلقه تراخطي و معكوس‌كننده CMOSبسيار كوچك دوقلو همانند يك تقويت‌كننده كلاس ABاستفاده شده است. ناقل پيشنهادي گستره پويايي وسيعي هم در ولتاژ(خط تا خط) و هم در جريان(360± ميكروآمپر) را نشان مي‌دهد. گستره پوياي جرياني بسيار بالاي اين مدار، نسبت توانمندي جرياني (CCR) منحصربه‌فردي برابر با 2250 را به همراه دارد. مدار پيشنهادي داراي رفتار ثابت و تأثيرناپذير از متغيرهاي فرايند، ولتاژي و دمايي (PVT) است. ناقل پيشنهادي با نرم‌افزارCadence IC Design simulatorsدر فناوري0.18 µmTSMC CMOSشبيه‌سازي شده است. نتايج شبيه‌سازي با ولتاژ تغذيه±0.4Vبه ترتيب شامل مي باشد بر: مقاومت خيلي كوچك در پايه X (Rx=23Ω)، توان مصرفي 6.5 ميكرو وات، اعوجاج هارمونيك كل(0.21(THDدرصد (در فركانس 100كيلوهرتز و دامنه 160ميكروآمپر)، جانمايي خيلي كوچك (35.4µm*35.6µm)، پهناي ‌باند 56MHzو 46 MHz در سيگنال‌هاي جرياني و ولتاژي. تحليل گوشه‌ها و مونت‌كارلو براي بررسي پايداري آينه‌هاي جريان در مقابل ناهمجوري ترانزيستورها و نيز تغييرات فرآيند، ولتاژ و دما انجام شده است.

1396/04/24

4/21/2018 12:00:00 AM

This thesis presents, a newvery low-power, Rail -to- Rail, very low-voltage block secondgenerationcurrentconveyor (CCII) based on trans-linear loop in sub-threshold region. This CCII is designed in standard CMOS technology that employs a combination of a Rail-to-Rail trans-linear loop and a CMOS twin inverter as a class AB amplifier in its first stage. The proposed CCII exhibits wide dynamic range in both voltage (Rail-to-Rail) and current signals (±360µA). The current dynamic range is such wide that proves the yet unique ultra-high (Imax /I bias) of 2250 called as current capability ratio (CCR). The circuit has about constant behaviors due to PVT (Process /Voltage /Temperature variations). The proposed circuit has been simulated by Cadence IC Design simulators using the 0.18 μm TSMC CMOS technology with very small layout area of (35.4µm* 35.6 µm). Simulation results with ±0.4 V supply voltages are as; very low Rx (23Ω); total power consumption of 6.5µW; Total Harmonic Distortion (THD) of 0.21% (in 100 KHz with amplitude of 160µA); -3dB bandwidths are 56 MHz and 46 MHz for current and voltage signals, respectively. Monte Carlo and corner case analysis are done that prove well insensitivity of the designed CCII against variations of process, voltage and temperature.