17722

17722

طراحي و پياده سازي ساختارهاي مناسب براي بازيابي پالس ساعت و حامل در گيرنده هاي مخابراتي همدوس

دكتري

الكترونيك

اسفند 1395

دكتر ستار ميرزاكوچكي

دكتر علي اصغر بهشتي شيرازي

برق

همزمانسازهاي پالس ساعت و حامل يكي از مهمترين قسمتها در گيرنده هاي مخابراتي ديجيتال محسوب مي شوند. با احتساب مشكلات موجود در گيرنده هاي مخابراتي نظير نويز فاز اسيلاتورها، شيفت فاز حامل، داپلر، عدم تطبيق نوسانسازهاي محلي، اثرات كانال و ... استفاده از الگوريتمهاي مناسب بازيابي سيگنالهاي پالس ساعت و حامل امري اجتناب ناپذير است. انتخاب نوع معماري مناسب براي بازيابي حامل و پالس ساعت بر اساس نرخ داده ارسالي قابل قبول، محيط انتقال، ميزان كارآيي مورد انتظار، و ... صورت مي گيرد. از سوي ديگر بسياري از مقالات مرتبط با حوزه پياده سازي سنكرونسازها در گيرنده، بر روي پياده سازيهاي ديجيتال و به خصوص سخت افزارهاي قابل پيكربندي تمركز كرده اند. در ميان روشهاي ديجيتال، الگوريتمهايي كه داراي سرعت و قابليت انعطاف بالا و سادگي پياده سازي و هزينه پايين باشند، از اهميت زيادي برخوردار هستند. در اينجا سعي بر بررسي برخي از الگوريتمهاي بازيابي سيگنالهاي پالس ساعت و حامل و پياده سازي يك الگوريتم خاص به صورت ديجيتال به منظور دستيابي به سرعت بالا در گيرنده هاي مخابراتي همدوس است. در اين راستا مطالعاتي بر روي برخي از الگوريتمهاي مهم در تخمين آفست زماني و فاز و فركانس حامل صورت گرفته است و برخي از چالشهاي اصلي اين حوزه (نظير بهبود قدرت رديابي در SNRهاي پايين و ديناميكهاي بالا، دستيابي به نرخ بالا در پياده سازيها، بهبود خطاي تخمينگرها و سرعت همگرايي آنها و ...) از جهات مختلف مورد تجزيه و تحليل قرار گرفته است. آنچه به عنوان كارهاي اصلي و جديد در اين پايان¬نامه ارائه شده است را مي توان به صورت زير ليست كرد: • پيشنهاد دو تخمينگر زماني رو به جلوي NDA با نرخ چهار نمونه و دو نمونه در هر سمبل و مقايسه عملكرد آنها با تخمينگرهاي متداول. از مهمترين مزاياي تخمينگر جديد پيشنهادي دوم، قابليت آن در كنترل بهره حلقه به صورت خودكار است. اين قابليت، سرعت همگرايي و مقاوم بودن طرح را بهبود مي دهد. از ديگر مزاياي آن، عدم حساسيت آن به تغييرات دامنه، فاز و فركانس سيگنال ورودي است كه عملكرد مناسبي را در حضور عوامل مخربي نظير عدم تعادل دامنه، داپلر، عدم همساني اجزاء RF و ... فراهم مي آورد. همچنين تخمينگر پيشنهادي به لحاظ واريانس خطا (به خصوص در SNRهاي پايين) از روشهاي متداول موجود عملكرد بهتري دارد. •ارائه يك روش جديد براي جبرانسازي تاخير در حلقه هاي سنكرونسازي با استفاده از پيش بيني كننده اسميت. با استفاده از اين روش جبرانسازي، امكان استفاده از روشهايي مانند خط لوله براي افزايش نرخ ارسال داده فراهم مي آيد. علاوه بر اين، با استفاده از اين بهبود، مي توان از فيلترهاي داخلي مناسب در حلقه هاي بازيابي زماني و حامل جهت بهبود عملكرد حلقه بهره جست. استفاده از اين روش در پياده سازيهاي نهايي و به ازاء مدولاسيونهاي مختلف بهبود قابل ملاحظه اي در نرخ خطاي بيتي را نشان مي دهد. روش پيشنهاد شده نسبت به روشهاي موجود در جبرانسازي تاخير در حلقه هاي سنكرونسازي زماني ساختار ساده¬تري دارا بوده و عملكرد آن نيز به پارامترهاي سيستم وابستگي كمتري دارد. • طراحي و پياده سازي يك فرستنده-گيرنده چندنرخي با قابليت رديابي سيگنالهاي داراي ديناميك بالا و SNR پايين. در اين ساختار، وجود نويز ذاتي تخمينگر زماني با استفاده از پيش فيلتر بهبود داده شده است. در ضمن با استفاده از يك ساختار بهينه، امكان تغيير نرخ گيرنده فراهم آورده شده است. همچنين از تخمين نيمه دقيق و دقيق فاز و فركانس حامل براي بهبود قدرت رديابي ساختار گيرنده استفاده شده است و در نهايت از روشهايي براي پياده سازي بهينه ساختارهاي طراحي شده استفاده شده و كليه روشهاي تشريح شده به صورت عملي تست شده¬اند. •طراحي و پياده سازي يك فرستنده-گيرنده ديجيتال نرخ بالا. در اين ساختار از Phase-Unwrapper براي افزايش گستره عملكرد تخمينگر استفاده شده است. همچنين از روشهايي بهينه براي افزايش سرعت ساختار با در نظر گرفتن معماري عملكردي تخمينگر زماني بهره گرفته شده است. از مهمترين مزاياي ساختار مطرح شده در مقايسه با كارهاي پيشين انجام شده اين است كه با استفاده از روشهاي به كار گرفته شده، طراحي ساده تر و سرعت بالاتري نسبت به روشهاي متداول به دست آمده است. نتايج پياده سازي نهايي سخت افزاري نشان مي دهد كه ساختار پيشنهاد شده داراي نرخي بالاتر از 150MSps است كه تاكنون نرخي بالاتر از اين مقدار در پياده سازي سخت افزاري سنكرونسازهاي پالس ساعت و حامل در حوزه زمان و در گيرنده هاي ماهواره اي گزارش نشده است. برخي از كارهاي ديگر انجام شده در راستاي بهبود كارهاي انجام شده قبلي كه در ادامه مقالات ديگر بوده است به شرح زير است: •استخراج و يكپارچه سازي روابط تئوري براي برخي از پارامترها نظير منحنيهاي S-curve و شيب عبور از صفر براي تخمينگرهاي متداول. • بررسي انواع معماريهاي ممكن در پياده سازي برخي از بلوكهاي اصلي و بهبود برخي از معماريها يا تركيب آنها با يكديگر. •شناسايي تابع انتقال سيستم و استفاده از روشهاي مختلف براي بهبود پايداري حلقه و عملكرد ديناميكي آن. •استفاده از بلوكهاي موجود در ساختار حلقه هاي بازيابي زماني و حامل و ايده هاي موجود در اين حوزه در كاربردهاي ديگر و به منظور بهبود عملكرد آنها. •پياده سازي برخي از ساختارهايي كه فقط روشها و فرمولهاي آنها بيان شده و تاكنون هيچگونه گزارشي در مورد پياده سازي آنها در ساختارهاي گيرنده ديجيتالي ماهواره اي موجود نيست.

1396/05/23

1/1/1900 12:00:00 AM

Carrier and clock synchronizers are one of the most important units in digital communication receivers. Digital communication receivers suffer from some destructing effects like phase noise, Doppler, channel effects, local oscillator mismatching, etc. Hence, the presence of an appropriate synchronizer in receivers is inevitable. A proper architecture is selected based on maximum acceptable transmission rate, transmission media, expected performance, etc. On the other hand, many of the relevant publications have focused on reconfigurable hardware platforms for implementing synchronizers at the receivers. FPGAs are used for implementing both feedforward and feedback structures in clock and carrier synchronizers. In this thesis, at first a different approach is investigated to derive new feedforward NDA timing estimators based on Newton algorithm. Two novel estimators with four and two samples per symbol are presented and compared to traditional timing estimators, respectively. One of the main advantages of the second proposed estimator is the ability to control the loop gain automatically. This ability improves the convergence speed, variance of the error and robustness of the design. After that in the next chapter, an appropriate compensation method using a novel smith predictor is proposed to achieve good stability conditions in the presence of loop delay in synchronization loops. Since the delay compensation technique is applied, the proposed architecture is well suited for pipelined VLSI implementations. Also by using this modification, appropriate internal filters are employed in timing and carrier recovery loops while the delays of these filters are compensated. In order to eva​luate the effectiveness of the proposed design, two different scenarios are implemented on hardware platform. For the first scenario the multi-rate transmitter-receiver which has the ability to track high dynamic low SNR signals in wireless communications is presented. And in the second scenario, by utilizing speed optimization methods clock frequency of each sub-systems is increased and high speed digital MODEMs is designed and implemented. In these two systems some modifications by using digital Automatic Gain Control (AGC) to equalize the received signal, employing pre-filter to mitigate self-noise, utilizing coarse and fine phase estimation to improve the performance of the estimators, using phase-unwrapper unit to extend the linear range of the estimator, and etc. are applied in implemented design. Implementation results show that our design has a good performance for different modulation orders as well as excellent robustness against loop delays, low SNRs, high dynamics and variations in the loop.