19067

۱۹۰۶۷

ارائه معماري جديد و شبيه سازي رفتاري براي بهبود كارايي مسيرياب ها در شبكه هاي بر تراشه

كارشناسي ارشد

الكترونيك - سيستم هاي ديجيتال

1394-1396

۱۳۹۶/۱۱/۲۸

دكتر هادي شهريار شاه حسيني

برق

امروزه پيشرفت فن‌‌آوري و نيازها به ارتباطات سريع و پردازش‌‌هاي قوي در حوزه‌‌هاي برق و الكترونيك باعث شده تا استفاده از سيستم‌‌هاي قديمي و باس‌‌هاي ارتباطي كارايي لازم گذشته را نداشته باشند. معرفي شبكه‌‌هاي بر تراشه به‌عنوان يك‌راه‌‌حل كارا براي تسريع در پردازش و پاسخ به نياز‌‌هاي فن آوري كنوني، به سرعت مشكل فن آوري‌‌هاي گذشته را مرتفع كرد. با افزايش تعداد ترانزيستورها و پيچيده‌تر شدن شبكه بر تراشه، استفاده از اين گذرگاه‌ها با مشكل مواجه شد . ايده شبكه بر تراشه كه دنباله‌اي از ايده شبكه بر تراشه است مطرح شد و كه در آن هسته‌ها بر اساس يك زيرساخت ارتباطي شامل سوئيچ‌ها و مسيرياب‌ها از طريق لينك‌هاي ارتباطي كه شبكه ميان ارتباطي ناميده مي‌شود، به يكديگر متصل مي‌گردند. هدف اصلي از طراحي شبكه بر تراشه به‌عنوان شبكه‌اي ميان ارتباطي در سطح تراشه، بهره‌وري و كار آيي بهتر است. مهمترين بخش شبكه‌‌هاي بر تراشه كه وظيفه‌‌ي توزيع مناسب و مسيريابي مدنظر را دارد، مسيرياب‌‌ها ميباشند. مسيرياب‌‌ها تأثير به‌‌سزايي در كارايي يك شبكه‌‌بر‌‌تراشه ايفا مي‌‌كنند. اين مسيرياب‌ها بايد به‌گونه‌اي طراحي شوند كه كار آيي و تأخير موردنياز را با در نظر گرفتن محدوديت توان مصرفي و مساحت برآورده كنند و اين چالشي است كه طراحان همواره با آن روبرو هستند. پيچيدگي مسيرياب‌ها با افزايش پهناي باند درخواستي افزايش مي‌يابد. وقتي راندمان بالايي نياز نباشد، مسيرياب‌هاي ساده بدون كانال مجازي به‌راحتي ساخته مي‌شوند و سربار كمي دارند. چالش زماني آغاز مي‌شود كه راندمان بالا و تأخير كمي موردنياز باشد. معماري مسيرياب با تأخير مسير بحراني خودش مشخص مي‌شود كه از تأخير در هر گره و تأخير كلي شبكه تأثير مي‌پذيرد. در اين پايان‌نامه مسيرياب جديدي پيشنهاد شده است كه نسبت به طراحي‌‌هاي قبلي به ترتيب داراي 22 و 13 درصد بهبود در وضعيت ميانگين تاخير و بروندهي مي¬باشد. همچنين مسيرياب پيشنهادي با در نظر گرفتن مصالحه‌‌ي سخت‌افزاري طراحي شده است به گونه‌‌اي كه نسبت‌‌ به طراحي‌‌هاي گذشته داراي برتري از نظر توان مصرفي، سطح مصرفي و مسيربحراني باشد.

1397/03/07

A Low Latency Router Microarchitecture design for improving NoCs performance by considering Hardware trade-off

4/28/2018 12:00:00 AM

Switch allocation is an important pipeline stage in Network on Chip (NoC) routers. In this pipeline stage, assignment of input requests to output resources is done. A popular microarchitecture design is such that it avoids contradiction between these requests and available resources. There are two main issues that cramp routers and consequently NoC performance; Head-of-Line (HoL) blocking and unbalanced distribution of packets in VCs. HoL blocking occurs when the packet located at the head of a queue is blocked but the non-head packets request free outputs. Unbalanced distribution of loads is defined as when one Virtual channel is full but the others are idle .Unbalanced distribution can seriously degrade the VC utilization of the router. In this paper we propose a new router microarchitecture that resolves these two problems. First of all dedicated paths are devoted to packets with the same desired destination, and then an intelligent method is utilized in order to manage the buffer slots of VCs. Our router design is a better way in order to achieve low-latency and high throughput than the previous designs and it imposes less area and timing overhead. Evaluation results shows that LFRD Router can improve the network performance by reducing latency and improving throughput of the network by about 22% and 13%, respectively while it’s overhead imposition is lower than the previous designs.