20959

۲۰۹۵۹

ارائه ي يك روش افزايش قابليت اطمينان براي كاهش خطاي نوشتن در حافظه هاي نهان سطح آخر مبتني بر فناوري STT-MRAM

كارشناسي ارشد

معماري سيستم هاي كامپيوتري

۱۳۹۵

۱۳۹۸/۰۴/۲۲

دكتر مهدي فاضلي

كامپيوتر

با افزايش روند كوچك¬سازي ادوات نيمه¬هادي، حافظه¬هاي نهان سطح آخر مبتني بر فناوري حافظه¬هاي با دستيابي تصادفي ايستا (SRAM) به دليل مشكلاتي از قبيل چگالي نامناسب براي مجتمع¬سازي، توان نشتي بالا و آسيب¬پذيري در برابر خطاهاي نرم، كارآمدي خود را از دست مي¬دهند. در ميان حافظه¬هاي نوظهور، از فناوري حافظه¬ي مغناطيسي با دست¬يابي تصادفي-انتقال گشتاور اسپيني (STT-MRAM) به دليل ويژگي¬هايي از قبيل چگالي بالا براي مجتمع‌سازي و توان نشتي بسيار پايين نسبت به فناوري SRAM به عنوان مهم¬ترين جايگزين حافظه¬هاي نهان سطح آخر مبتني SRAM ياد مي¬شود. با اين وجود، STT-MRAM¬ها از مشكلاتي رنج مي¬برند كه ممكن است قابليت اطمينان حافظه¬هاي مبتني بر آن¬ها را پايين آورند. نرخ بالاي خطاي نوشتن به دليل اتفاقي بودن فرآيند نوشتن، اصلي¬ترين چالش قابليت اطمينان در حافظه¬هاي سطح آخر مبتني بر STT-MRAM مي¬باشد. استفاده از كدهاي تصحيح خطا يكي از مرسوم¬ترين روش¬هاي پايين آوردن نرخ خطاي نوشتن در حافظه¬هاي¬ نهان مي¬باشد. اگرچه، اين روش به دليل عدم توجه به محتواي حافظه، سربار زياد توان مصرفي و كارآيي به سيستم تحميل مي¬كند. در اين پايان¬نامه هدف بر آن است تا با ارائه¬ي يك روش آگاه از محتوا و تغيير سياست¬هاي جايگزيني حافظه¬ها¬ي نهان سطح اول و سطح آخر، نرخ خطاي نوشتن در حافظه¬ي نهان سطح آخر را پايين بياوريم. نتايج شبيه¬سازي نشان مي¬دهد كه روش ارائه شده نرخ خطاي نوشتن در حافظه¬ي نهان سطح دوم را تا 36% كاهش مي¬دهد، در حالي كه سربار كارآيي ناشي از روش ارائه شده كمتر از 1% مي¬باشد.

1398/06/02

Providing a Reliability Improvement Method to Reduce the Write-Error in STT-MRAM LLCs

7/13/2019 12:00:00 AM

With ever-increasing rate of scaling down the semiconductor devices, the SRAM based Last-Level Caches (LLC) have lost their efficiency due to a number of problems such as: Low Scalability, High Leakage Power and High Vulnerability to Soft Errors. Among the emerging memory technologies, Spin-Transfer Torque Magnetic Random Access Memory (STT-MRAM) due to its extremely low leakage power and high density for integration compared to SRAM technology, is the most promising alternative for on-chip SRAM based LLCs. However, STT-MRAMs suffer from a few problems which could undermine their reliability. High write error rate due to the stochastic behavior of STT-MRAM memories, is the major reliability challenge of STT-MRAM based caches. Using Error Correcting Codes (ECC) is one of the most prevalent methods to reduce the write error rate in caches. However, since in most of the cases, effect of the memory contents on write error is overlooked, this method imposes a considerable overhead to the system in terms of energy consumption and performance. In this work, in order to reduce the write error rate in LLCs, we propose a new content aware replacement policy and architecture for each of the level one and LLC caches. The simulation results show that, our proposed method reduces the write error rate in the LLC by, up to 36% while it imposes less than 1% performance overhead to the system.