22842

تخصيص منابع سخت‌افزاري در سامانه‌هاي قابل‌ باز پيكربندي از طريق خوشه‌بندي گراف وظايف و نگاشت خوشه‌ها

كارشناسي ارشد

الكترونيك ديجيتال

1396

1399/8/7

دكتر هادي شهريار شاه حسيني

برق

عدم انعطاف‌پذيري و هزينه بالا طراحي مدار مجتمع (پردازنده) با كاربرد خاص (ASIP) از يك طرف و سرعت و كارايي پايين پردازنده‌هاي با اهداف عمومي (GPP) از طرف ديگر سبب شده است كه در دو دهه اخير استفاده از ساختارهاي پردازشي قابل بازپيكربندي با توانايي كارايي و انعطاف‌پذيري بالا مورد توجه قرار گيرد. اين ساختارها با قابليت تطبيق سخت‌افزاري امكان پياده‌سازي و پردازش انواع برنامه‌هاي كاربردي را فراهم مي‌كنند. با پيچيده‌تر شدن و حجيم‌تر شدن برنامه‌هاي كاربردي به منابع سخت‌افزاري بيش از منابع يك واحد قابل بازپيكربندي مانند FPGA ها نياز است، بنابراين از ساختارهاي پردازشي به صورت تركيبي از چند واحد قابل بازپيكربندي FPGA استفاده مي‌شود. مشكل اين ساختارها هزينه‌هاي ناشي از ارتباط‌هاي سخت‌افزاري است. براي مقابله با اين مشكلات مساله بهبود نگاشت وظايف تشكيل‌دهنده گراف تعامل وظيفه برنامه كاربردي به FPGA هاي تشكيل‌دهنده ساختارهاي پردازشي مطرح مي‌شود. نگاشت يك مساله NP-Hard است. براي حل اين مساله يك روش بر پايه شبكه‌هاي عصبي ارائه شده است. در اين روش ابتدا گراف تعامل وظيفه با استفاده از الگوريتم تعبيه‌سازي Node2vec و يك لايه كاهش ابعاد خطي در فضاي اقليدسي دو بعدي بازنمايي مي‌شود. سپس گراف اتصال FPGA ها در اين فضا بازنمايي مي‌شود. در ادامه با چرخش و مقياس گره‌هاي وظيفه در فضاي اقليدسي دو بعدي درون بازنمايي حاصل از گراف اتصال FPGA ها در فضاي اقليدسي دو بعدي محدود مي‌شوند. در نهايت با استفاده از توابع زيان و روش كاهش گراديان تصادفي به بهبود اتساع و حداكثر بكارگيري ظرفيت پرداخته مي‌شود. نتايج بدست آمده حاكي از آن است كه روش پيشنهادي در اين پژوهش در مقايسه با روش مشابه از نظر كاهش اتساع به ميزان 11/28 درصد عملكرد بهتري دارد اما از نظر كاهش حداكثر بكارگيري ظرفيت به ميزان 4/30 درصد داراي عملكرد بدتري است. هم‌چنين روش پيشنهادي داراي مرتبه زماني O(nlog(n)) است و از نظر تعداد گره گراف تعامل وظيفه مقياس‌پذير است. بنابراين اين روش مي‌تواند به طور موثري نگاشت را بهبود ببخشد و در مطالعات آينده براي اين منظور مورد استفاده قرار گيرد.

1399/09/26

Allocation of Hardware Resource in Reconfigurable Computing System through Task Graph Clustering and Clusters Mapping

10/29/2021 12:00:00 AM

The inflexibility and high cost of the integrated circuit (processors) design with specific applications and the low speed and efficiency of general-purpose processors have led to the use of reconfigurable processing structures with high efficiency and flexibility in the last two decades. These structures use hardware compatibility to implement and process a variety of applications. Applications are complex and large-scale, and their process requires more hardware resources compared to a single reconfigurable unit such as FPGA. Therefore, the processing structures comprised of multiple FPGAs are used to process them. The communication cost among different computational tasks implemented in different locations of FPGA is one of the main challenges to achieving the high performance in these structures. A suitable mapping of application tasks into FPGAs can reduce this cost. Mapping is an NP-Hard problem. In this study, a method based on neural networks was presented for mapping the application tasks into the hardware. In this method, we first used the Node2vec embedding algorithm, dimensions reduction, and rotation and scale to obtain an initial mapping of task interaction graph nodes into the processing structure FPGAs. Then, the optimization of the dilation and maximum capacity utilization was done using the stochastic gradient descent (SGD) method and cost functions. The experimental results showed that the proposed method compared to one of the best previous methods had a better performance in terms of dilation with an 11.28% difference and a poorer performance in terms of maximum capacity utilization with a 4.30% difference. The proposed method also had a time order O (nlog (n)) and was scalable in terms of the node number of interaction graph. Therefore, this method can be used for effective mapping in future studies.