23771

ارائه يك چارچوب كشف اسب ترواي سخت‌افزاري پيش از ساخت مبتني بر آزمون عملكرد منطق

دكتري

مهندسي كامپيوتر

1399

1399/7/13

حاكم بيت‌الهي

احمد پاطوقي

مهندسي كامپيوتر

توليد چندمرحله‌اي و توزيع‌شده مدارهاي مجتمع در سال‌هاي اخير موجب شده كه اين پيش‌فرض مرسوم كه امنيت يك سامانه رايانه‌اي فقط به امنيت نرم‌افزار و اطلاعات در حال پردازش وابسته است، دچار چالش جدي شود. حملات مبتني بر اسب ترواي سخت‌افزاري، به‌صورت تغييرات مخرب مراحل مختلف چرخه حيات تراشه، نگراني‌هاي اساسي در مورد امنيت صنايع الكترونيك ايجاد كرده است. چنين حملاتي مي‌تواند با هدف خراب‌كاري در عمليات حساس يك پردازنده نظامي يا نشت اطلاعات سري، نظير كليد سري، در يك تراشه رمزنگاري انجام شود. روش‌هاي متفاوت كشف تروا به‌صورت عمده از دو رويكرد آزمون عملكرد منطقي و تحليل مشخصه‌هاي كانال جانبي استفاده مي‌كنند. روش‌هاي مبتني بر تحليل كانال جانبي در مقابل نويز و تغييرات فرايند ساخت آسيب‌پذير بوده و همچنين در تشخيص تروا‌هاي كوچك، محدوديت اساسي دارند. باتوجه به محدوديت‌هاي مذكور، در اين رساله يك چارچوب كشف تروا قبل از ساخت تراشه ارائه شده كه هدف آن كمينه‌سازي مشكلات روش‌هاي مبتني بر آزمون منطق در يافتن نقاط مشكوك به تروا و همچنين پيچيدگي زماني آنها در يافتن ترواهاي بزرگ است. چارچوب مذكور در مرحله اول، با استفاده از دو معيار مبتني بر پارامترهاي آزمون‌پذيري نقاط، ميزان مشكوك بودن هر نقطه به درج فعال‌ساز ترواي سخت‌افزاري را بررسي كرده و سپس با يك الگوريتم خلاقانه، مشكوك‌ترين نقاط مدار را استخراج مي‌كند. در مرحله بعد، يك الگوريتم فعال‌سازي تروا با بررسي مخروط درون‌داد و برون‌داد نقاط مشكوك استخراج شده، زيرمجموعه‌هايي از اين نقاط كه با بيشترين احتمال به مدار فعال‌ساز تروا متصل هستند پيدا كرده و اين نقاط را همزمان با هم تحريك كرده وسعي مي‌كند اثر تحريك را تا خروجي‌هاي اصلي مدار منتشر كند نتايج آزمايش‌هاي انجام شده روي مدارهاي محك سايت Trust-Hub ومدارهاي TRIT، چارچوب ارائه شده بيش از 90 درصد ترواهاي درج شده را فعال و كشف مي‌كند. كارايي زماني اين چارچوب از روش‌هاي معروف اين حوزه به صورت قابل ملاحظه‌اي بيشتر است

1399/11/21

A pre-fabrication Hardware Trojan Detection Framework for digital circuits based on Logic Testing

10/4/2020 12:00:00 AM

In the past decade, distributed and multi-stage IC manufacturing paradigm gains more attention with the aim of reducing manufacturing costs as well as time to market. This paradigm provides an opportunity for attackers with malicious aims to impact the chip manufacturing chain. The emergence of the Hardware Trojan (HT) threatens the security of a computer system, which was traditionally assumed to be related only to the software or information being processed. Hardware Trojan attacks, in the form of malicious modification of an integrated circuit in its life cycle, create major security challenges in the electronic industry. These attacks cause operational failure on military devices or secret information leakage from inside a cryptographic chip. HT detection mechanisms, generally based on side-channel analysis and logic testing approaches, are presented by the researchers. Side-channel analysis approaches have limitations on detecting small trojans due to their vulnerability to process variation noise and sensivity to measurement accuracy of the target’s physical characteristics. Logic testing based solutions on the other hand try to generate test vectors with the objective to exciting rare trigged nodes of the circuit which limits their ability to find big trojans. In this thesis, a logic testing based hardware trojan detection framework is presented to cover above mentioned limitations. The framework consists of two main stages which in the first, all nets of a circuit under test are investigated using innovative Hardware Trojan Susceptibility (HTS) model which is inspired from SCOAP testability parameters. Then, nets which are most suspected to be the main trigger of an HT are extracted using a specific interval partitioning algorithm. In the second stage, the extracted nets are passed to an HT excitation algorithm. The algorithm analyzes fan-in and fan-out cones of the nets to find subsets of them which are most probably, connected to an HT trigger circuitry. The excitation algorithm then tries to simultaneously excite all nets of a selected subset to their suspicions value and propagate the effects of excitation to the primary outputs of the circuit. The proposed framework is evaluated using two famous HT infected benchmarks, TRIT and Trust-Hub. The results show that an average of 90% of HTs inserted in these circuits of activated and the average HT activation time is about 100 times lower than famous method of this context.

امنيت سخت‌افزار , اسب ترواي سخت‌افزاري

امنيت سخت افزار