33211

طراحي و شبيه سازي مدار بازيابي پالس ساعت و داده براي گيرنده UWB جهت كاربرد در سامانه‌هاي الكترونيكي قابل كاشت در بدن

كارشناسي ارشد

برق گرايش الكترونيك-مدارهاي مجتمع الكترونيك

1399

1403/07/04

دكتر جواد ياوند حسني

دكتر جواد ياوند حسني

برق

مدار بازيابي پالس ساعت و داده (CDR) از مدارهاي كليدي در فرستنده و گيرنده‌هاي پرسرعت است، كه پالس ساعت را از رشته داده ورودي استخراج كرده و به كمك آن از داده‌ي ورودي نمونه‌برداري مي‌كند. پياده‌سازي اين مدارات با چالش‌هايي از قبيل توان مصرفي، تداخل باند فركانسي آشكارساز فاز و فركانس و نياز به چندين فاز براي آشكارسازي فركانس روبه‌رو است. دراين پايان‌نامه ساختارهاي گزارش شده در مراجع بررسي شده‌اند و در نهايت يك ساختار مناسب براي طراحي پيشنهاد شده‌است. ساختار CDR به گونه‌اي طراحي شده‌است كه تنظيم فاز و فركانس در يك حلقه و تنها با استفاده از دو فاز پالس ساعت انجام مي‌شود. كه اين سبب سادگي مدار و قابليت استفاده در سيستم‌هاي زير سطحي و كاهش توان مصرفي و كاهش مساحت تراشه مي‌شود. داده‌هاي دريافتي در سيستم گيرنده توسط مدار CDR بازيابي مي‌شوند كه حلقه‌هاي قفل فاز(PLL) نقش اصلي را در اين مدارها دارند. از ميان حلقه‌هاي قفل فاز، حلقه‌ي قفل فاز باينري به دليل داشتن بهره‌ي بالا، در فركانس بالاتر استفاده مي‌شوند. همچنين در ادامه با استفاده از چندين مدار منطقي بلوك آشكارساز فركانس طراحي مي‌شود. با اين كار سعي در كاهش مساحت اشغالي تراشه و توان مصرفي ادوات پزشكي قابل كاشت در بدن شده‌است. در ادامه، يك مدار بازيابي پالس ساعت و داده‌ي سريع با نرخ‌ داده‌ي 76/1 گيگابيت بر ثانيه طراحي و شبيه‌سازي شده‌است. سيستم كلي طراحي‌شده شامل چندين بخش است كه مهمترين قسمت آن، مدار آشكارساز فاز و فركانس مي‌باشد. در زمينه آشكارسازي فركانس در اين پايان‌نامه روش جديدي ارائه شده كه كاهش قابل توجهي در توان مصرفي و مساحت اشغالي و سادگي طراحي را در واحد بازيابي پالس ساعت فراهم كرده‌است. سپس مدار كامل يك CDR كم‌مصرف در فناوري CMOS 180 نانومتر شامل بلوك‌هاي آشكارساز فاز و فركانس، پمپ بار، فيلتر پايين گذر مرتبه اول و نوسان ساز در نرم افزار كيدنس طراحي و شبيه سازي شده‌است. توان مصرفي كل CDR 2 ميلي وات و ولتاژ تغذيه 8/1 ولت مي‌باشد.

1404/01/16

Design and simulation of clock and data pulse recovery circuit for UWB receiver for use in implantable electronic systems in the body

9/25/2025 12:00:00 AM

The Clock and Data Recovery (CDR) circuit is a key component in high-speed transceivers, extracting the clock signal from the incoming data stream and using it for data sampling. The implementation of these circuits faces challenges such as power consumption, frequency band interference of the phase and frequency detector, and the need for multiple phases for frequency detection. In this thesis, reported structures in the literature have been reviewed, and finally, a suitable structure for design has been proposed. The CDR structure is designed in such a way that phase and frequency adjustment is performed in a single loop using only two clock phases. This leads to circuit simplification, suitability for subsurface systems, reduced power consumption, and minimized chip area. The received data in the receiver system is recovered using the CDR circuit, where Phase-Locked Loops (PLLs) play a crucial role. Among PLLs, the binary phase-locked loop is preferred for high-frequency applications due to its high gain. Additionally, several logic circuits are utilized to design the frequency detector block. This approach aims to reduce the occupied chip area and power consumption, particularly in implantable medical devices. Furthermore, a high-speed CDR circuit with a data rate of 1.76 Gbps has been designed and simulated. The overall system consists of multiple components, with the most critical part being the phase and frequency detector circuit. This thesis introduces a novel frequency detection method that significantly reduces power consumption and chip area while simplifying the clock recovery unit design. Finally, a low-power CDR circuit in 180nm CMOS technology, including phase and frequency detectors, charge pump, first-order low-pass filter, and oscillator, has been designed and simulated using Cadence software. The total power consumption of the CDR circuit is 2 mW, and the supply voltage is 1.8V.

آشكارساز فاز , مدار بازيابي پالس ساعت و داده , حلقه قفل فاز

clock recovery , PLL

mahshid ghaemi

Dr. javad yavand hasani