شماره ركورد
33605
پديد آورنده
سجاد عيدي وندي
عنوان
ارائه يك روش جديد جهت كاهش مصرف توان در شتابدهندههاي شبكههاي عصبي پيچشي
مقطع تحصيلي
كارشناسي ارشد
رشته تحصيلي
مهندسي كامپيوتر- معماري سيستمهاي كامپيوتري
سال تحصيل
1401
تاريخ دفاع
1404/4/25
استاد راهنما
حاكم بيتاللهي
استاد مشاور
ندارم
دانشكده
پرديس دانشگاهي - دانشكده مهندسي كامپيوتر
چكيده
شبكههاي عصبي پيچشي نقشي كليدي در تحول حوزههايي مانند دستهبندي تصاوير، شناسايي اشياء و تشخيص چهره داشتهاند. بااينحال، اين شبكهها به دليل ساختار پيچيده و تعداد زياد محاسبات و پارامترها، نيازمند منابع محاسباتي بالا و حافظه زياد هستند. از اين رو، مدلهايي كه در ساختار از پيچشهاي عمقي-جداپذير استفاده ميكنند، به دليل توانايي در كاهش قابلتوجه تعداد وزنها و عمليات محاسباتي با افت ناچيز در دقت، موردتوجه ويژه قرار گرفتهاند. اين ويژگيها آنها را به گزينهاي مناسب براي كاربردهاي متنوع، بهويژه در محيطهاي محدود از نظر منابع مانند سامانههاي تعبيهشده تبديل كرده است. در همين راستا، استفاده از آرايههاي دروازهي ميداني برنامهپذير در اجراي شبكههاي عصبي پيچشي، مزاياي قابلتوجهي از جمله خصوصيسازي بيشتر در استفاده از سختافزار و توانايي بهينهسازي مصرف انرژي نسبت به واحدهاي پردازش گرافيكي ارائه ميدهد كه آنها را به ابزاري ايدهآل براي كاربردهاي مبتني بر دستگاههاي تعبيه شده لبه تبديل ميكند. در اين پژوهش، يك معماري نوآورانه و بهينه از نظر مصرف توان و منابع براي انجام محاسبات عمقي-جداپذير معرفي شده است. عملكرد اين طراحي، با اجراي شبكه MobileNetV1 بررسي شده كه ضمن حفظ عملكردي مناسب، استفاده بهينهاي از منابع سختافزاري فراهم ميآورد. بهطور خاص، اين معماري پيشنهادي با دستيابي به عملكرد 54/8 فريم بر ثانيه، از تنها 164 واحد DSP، 52 ماژول BRAM، 8687 واحد LUT، و 6353 واحد FF استفاده ميكند. اين طراحي كه بر روي كيت توسعه ZedBoard با سامانه روي تراشه Zynq XC7Z020 پيادهسازي شده است، مصرف توان را به 53/2 وات محدود كرده است. ويژگيهاي اين معماري كه نشاندهنده كارايي بالا در استفاده از منابع و توانايي ارائه عملكرد در محيطهاي محدود از نظر منابع است، آن را به يك راهحل بهينه براي تسريع اجراي شبكههاي عصبي پيچشي در بسترهاي آرايههاي دروازهي ميداني برنامهپذير تبديل كرده است.
تاريخ ورود اطلاعات
1404/06/12
عنوان به انگليسي
A novel method to reduce power consumption in convolutional neural network accelerators
تاريخ بهره برداري
1/1/1900 12:00:00 AM
دانشجوي وارد كننده اطلاعات
سجاد عيدي وندي
چكيده به لاتين
Convolutional Neural Networks (CNNs) have transformed areas such as image classification and recognition, but they require substantial computational power and memory. Models that employ Depthwise Separable Convolution (DSC) are notable for their ability to significantly reduce the number of weights while preserving accuracy, thereby improving efficiency in various applications, particularly in resource-constrained environments. Leveraging Field-Programmable Gate Arrays (FPGAs) for CNNs in embedded systems provides enhanced performance and optimized resource utilization compared to Graphical Processing Units (GPUs), making them well-suited for such applications. This paper introduces a low-resource architecture for DSC computations that maintains commendable performance in embedded systems. Specifically, we present a low-power, resource-efficient design for DSCs in MobileNetV1, enabling an embedded device to achieve a performance of 8.54 Frames Per Second (FPS) while using only 164 DSPs and 52 BRAMs, along with 8,687 LUTs and 6,353 FFs, resulting in a power consumption of 2.53W on a ZedBoard development kit featuring a Zynq XC7Z020 System on Chip (SoC).
كليدواژه هاي فارسي
/
كليدواژه هاي لاتين
/
Author
Sajad Eidivand
SuperVisor
Dr. Beytolahi